M2- Structure et Fonctionnement Architecture des ordinateurs des ordinateurs
BTS DSI Kenitra
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Architecture des ordinateurs
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Architecture des ordinateurs
Plan
Système de numérations et arithmétique binaire
Codage: BCD, Gray, ASCII
Algèbre de Boole
Logique combinatoire
Logique séquentielle
Les mémoires
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Architecture des ordinateurs
I. Notion de base I.1 Système de numération
Forme polynomiale d’un nombre dans une base b Tout nombre N de la base b est décomposable en fonction des puissances de b: n
entiers
N a i bi
Où ai Є {0,1,2,…,b-1}
i 0
n: l’exposant de b du chiffre du poids le plus fort Exemples:
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b=2(binaire)
ai Є {0,1}
b=8(octal)
ai Є {0,1,2,3,4,5,6,7}
b=10(décimal)
ai Є {0,1,2,3,4,5,6,7,8,9}
b=16(hexadécimal)
ai Є {0,1,2,3,4,5,6,7,8,9,A,B,C,D,E,F}
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Architecture des ordinateurs
I. Notion de base I.1 Système de numération
Changement de base Valeur décimal d’un nombre N de base b Elle est obtenue par la forme polynomiale. Exemples: N2=100111/2=1 + 2 + 4 + 32 = 39/10 N8=41/8= 33/10 N16=1F/2=15 + 16= 31/10
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Architecture des ordinateurs
I. Notion de base I.1 Système de numération
Changement de base Passage de la base décimal à une base b Revient à déterminer les ai de la forme polynomiale tel que
N
n
i a 2 i i0
On procède par des divisions successives : N=19/10 =?/2
10011
N=125/10 =?/8
175
N=475/10 =?/16
1DB
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Architecture des ordinateurs
I. Notion de base I.1 Système de numération
Changement de base Passage de la base décimal à la base 16 : exemple 475
16
11
29
16
13
1
16
1
0
B
D
1DB
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Architecture des ordinateurs
I. Notion de base
Partie I
I.1 Système de numération
Passage d’une base à une autre Passage d’un nombre Bin à un nombre Oct : binaire b=2
Octale b=8
3 bits
N8= 7
6
1 chiffre
5
N2=111110101
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Architecture des ordinateurs
I. Notion de base I.1 Système de numération
Passage d’une base à une autre Passage d’un nombre Bin à un nombre Hex : binaire b=2
Hex b=16
4 bits
N16= 7
B
1 chiffre
F
N2=011110111111
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Architecture des ordinateurs
I. Notion de base I.1 Système de numération
Les opérations arithmétiques en binaire Addition: elle se fait suivant les règles :
0+0=0
0+1=1
1+0=1
1 + 1 = 0 et report de 1
Exemple: 1 0 0 1 10 1 +111111
1100100
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Architecture des ordinateurs
I. Notion de base I.1 Système de numération
Les opérations arithmétiques en binaire Soustraction: elle se fait suivant les règles :
0-0=0
0 - 1 = 1 et report de 1
1-0=1
1-1=0
Exemple: 1011101 -
101110 0101111
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I. Notion de base I.1 Système de numération
Les opérations arithmétiques en binaire Multiplication: elle se fait suivant les règles :
0.0=0
0.1=0
1.0=0
1.1=1
Exemple:
1001 101 1001 0000. 1001. 101101
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Architecture des ordinateurs
I. Notion de base I.1 Système de numération
Les opérations arithmétiques en binaire Division: elle se fait suivant les règles du décimal:
11011 -1111
111 11
01101
111 0110
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I. Notion de base I.1 Système de numération
Binaire normal
d 0 1 2 3 4 5 6 7 8 9 A B C D E F T.Dumartin IUT Lannion Prof: A. El magri
c 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
b 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
Binaire réfléchie
a 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
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0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
d’ 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 page: 14
c’ 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0
b’ 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0
a’ 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0
Architecture des ordinateurs
I. Notion de base I.1 Système de numération
Exercices Faites les conversions correspondantes : 125 /10 = ………………………./2 100/8 = …………………………/10 A1F/16 = ………………………../10 1010011/2 = ……………………/10 donner le résultat des opérations suivantes : 100101 + 111111 =……………… 1011101 -101110 = …………….. 1001 * 1101 = ………………….. 111011 / 111 = …………………….
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Architecture des ordinateurs
I. Notion de base I.2 Algèbre de Boole
Historique George Boole, (mathématicien anglais) publia en 1854 un essai sur les raisonnements logiques portant sur les
propositions auxquelles les seules réponses possibles sont . Oui ou Non. L’ensemble des opérations découlant de ces propositions
forme « l’algèbre de Boole »
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Architecture des ordinateurs
I. Notion de base I.2 Algèbre de Boole
Variable logique: grandeur qui prend 1 ou 0 comme valeurs, représentée par un identificateur
Fonction logique (booléenne): groupe de variables reliées par des opérateurs logiques(Non, Et, Ou) X1 X2 X3
Fonction logique
F(X1, X2,…, Xn)
Xn
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Architecture des ordinateurs
I. Notion de base I.2 Algèbre de Boole
Notion de table de vérité: un tableau regroupant toutes les combinaisons de (0 ou 1) que prennent les xi d’une fonction
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x
y s
0 0 1 1
0 1 0 1
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1 1 0 0
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Architecture des ordinateurs
I. Notion de base I.2 Algèbre de Boole
Opération «Et» (And): x 0 0 1 1
y 0 1 0 1
xy 0 0 0 1
X XY
Y
(A . B) . C = A . (B . C) = A . B . C
Associativité
A.B=B.A
Commutativité
A.A=A
Idempotence
A.1=A
Élément neutre
A.0=0
Élément absorbant
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Architecture des ordinateurs
I. Notion de base I.2 Algèbre de Boole
Opération «Ou» (Or): x
y
X+y
X
0 0 1 1
0 1 0 1
0 1 1 1
Y
X+Y
(A + B) + C = A + (B + C) = A + B + C
Associativité
A+B=B+A
Commutativité
A+A=
Idempotence
A+0=A
Élément neutre
A+1=1
Élément absorbant
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Architecture des ordinateurs
I. Notion de base I.2 Algèbre de Boole
A . (B + C) = (A . B) + (A . C)
Distributivité du ET sur le OU
A + (B . C) = (A + B) . (A + C)
Distributivité du OU sur le ET
A + (A . B) = A A . (A + B) = A
Propriétés d’absorption
Opération «Non» (Not):
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x
s
0 0
1 0
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X
Architecture des ordinateurs
X
I. Notion de base I.2 Algèbre de Boole
Théorème de morgane
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Architecture des ordinateurs
I. Notion de base I.2 Algèbre de Boole
Portes Non-Et et Non-Ou
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Architecture des ordinateurs
I. Notion de base I.2 Algèbre de Boole
Grâce aux lois de De Morgan il est possible de réaliser des systèmes logiques avec uniquement des portes
NAND ou NOR.
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Architecture des ordinateurs
I. Notion de base I.2 Algèbre de Boole
La porte Ou exclusif (XOR)
Écriture
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Propriétés
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I. Notion de base I.3 Fonction logique
a)
Somme canonique de produits
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x 0 0
y 0 0
z 0 1
F 0 1
0 0 1
1 1 0
0 1 0
0 1 1
1 1
0 1
1 0
0 0
1
1
1
0
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Architecture des ordinateurs
I. Notion de base I.3 Fonction logique
Simplification algébrique
Simplification :
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x
y
z
F
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
Architecture des ordinateurs
I. Notion de base I.4 Tableau de Karnaugh
ď ś Tableaux de Karnaugh
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I. Notion de base I.4 Tableau de Karnaugh
ď ś Tableaux de Karnaugh
z xz
yz
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x
y
z
F
0
0
0
0
0
0
1
0
0
1
0
0
0
1
1
1
1
0
0
0
1
0
1
1
1
1
0
1
1
1
1
1
Architecture des ordinateurs
I. Notion de base I.3 Fonction logique
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Architecture des ordinateurs
I. Notion de base I.3 Fonction logique
Exercice soit un circuit qui donne en sortie (xyz) le complément à 2 de l’entrée (abc) : 1. remplir sa table de vérité
a
b
c
x
y
z
2. donner les équations (simplifiées) de x, y et z 3. donner son circuit correspondant en utilisant seulement des portes OR et NOR :
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Architecture des ordinateurs
II. Logique Combinatoire II.1 Introduction
Introduction Dans les systèmes numériques on retrouve des données sous forme binaire.
Ces données sont soumises à des opérations arithmétiques, codage, décodage, multiplexage, … Toutes ces opérations et d’autres sont matérialisés grâce à des circuits intégrés nous verrons quelques types de circuits seuls ou combiné à d’autres pour réaliser des fonctions spéciales T.Dumartin IUT Lannion Prof: A. El magri
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Architecture des ordinateurs
II. Logique Combinatoire II.2 Circuits arithmétiques
Circuits arithmétiques Un ordinateur est censé effectuer des opérations arithmétiques. C’est le travail de l’unité arithmétique Cette unité est composée de portes et de bascules de manière à effectuer les opérations arithmétiques en binaire
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Architecture des ordinateurs
II. Logique Combinatoire II.2 Circuits arithmétiques
Éléments fonctionnelles d’une unité arithmétique
accumulateur A
Mémoire
circuits logiques
Unité de commande
registre B Unité arithmétique
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Architecture des ordinateurs
II. Logique Combinatoire II.3 Additionneur
Additionneur incomplet (Demi-additionneur) Σ
A
½Σ
B
C retenue
A
B
Σ
C
0 0 1 1
0 1 0 1
0 1 1 0
0 0 0 1
logigramme
Table de vérité
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Architecture des ordinateurs
II. Logique Combinatoire II.3 Additionneur
Additionneur complet Ai Bi Ci-1
Σ
Ci retenue
A
B
Ci-1 Σ
C
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
0 0 0 1 0 1 1 1
0 1 1 0 1 0 0 1
AiBi
Σi
Ci-1
0 1
00 01 11 10 0 1 0 1 1 0 1 0
logigramme T.Dumartin IUT Lannion Prof: A. El magri
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Architecture des ordinateurs
II. Logique Combinatoire II.3 Additionneur
Additionneur complet (5 bits )
C5
B2
B3
B4
C3
C4
B0
B1 C1
mêmeAdd façon on Add De laAdd Add Add peut complet complet complet complet complet un n°soustracteur 2 n° 3 n° 4 réaliser n° 0 n° 1 S3
S4 A4
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C2
(à vous deSle faire)! S S 2
A3
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0
1
A2
A1
A0
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C0
II. Logique Combinatoire II.4 Soustracteur
Demi soustracteur
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II. Logique Combinatoire II.5 Décodeur
Décodeur Pour chacune des combinaisons possibles des entrées, une seule ligne de sortie est valide
N entrées
A0 A1 A2
Q0 Q1 Q2 M sorties Qm-1
AN-1
Une seule sortie est à 1 pour chaque code de l’entrée
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II. Logique Combinatoire II.5.1 Décodeur BCD
Décodeur DCB-décimal
Equation de L5 est :
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Architecture des ordinateurs
II. Logique Combinatoire II.5.1 Décodeur BCD
Décodeur DCB-décimal On souhaite souvent n'activer les lignes de sortie qu'en présence d'un signal de commande global (strobe ou enable)
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II. Logique Combinatoire II.5.2 Décodeur 2 vers 4 et 3 vers 8
Applications: 1. Décodeur
2 4
T.V
Logigramme
2. Décodeur
3 8
T.V
Logigramme
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II. Logique Combinatoire II.6 Multiplexage
Multiplexage Le multiplexage est un dispositif qui permet de transmettre sur une seule ligne des informations en provenance de plusieurs sources ou Ă destination de plusieurs cibles.
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II. Logique Combinatoire II.6.1 Démultiplexeur
Démultiplexeur Un démultiplexeur contient une entrée et N sorties. Il connecte cette entrée
avec une seule sortie. cette sortie est sélectionnée par des lignes d'adressage.
Exemple:
Démultiplexeur de 4 lignes
de sortie.
2 lignes d'adresse.
Une ligne validation E
( Par convention E = 0).
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II. Logique Combinatoire II.6.1 Démultiplexeur
Démultiplexeur De la table nous déduisons le logigramme suivant :
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II. Logique Combinatoire II.6.2 Multiplexeur
Multiplexeur Il sélectionne une entrée parmi N et transmet l'information portée par cette ligne à un seul canal de sortie.
Exemple:
Multiplexeur à 4 entrées,
donc 2 lignes d'adressage
une ligne de validation.
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II. Logique Combinatoire II.6.2 Multiplexeur
Multiplexeur Logigramme:
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II. Logique Combinatoire Exercice
Exercice Donner le schéma d’un circuit qui donne le correspondant en
binaire réfléchie d’un nombre en binaire normal à 4 bits
A
X
B
Y
Norm / Réfl
C
Z
D
T
Validation (E)
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II. Logique Combinatoire Exercice
Rappel
Décimal
0 1 2 3 4 5 6 7 8 9
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Binaire normal
d 0 0 0 0 0 0 0 0 1 1
c 0 0 0 0 1 1 1 1 0 0
b 0 0 1 1 0 0 1 1 0 0
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a 0 1 0 1 0 1 0 1 0 1
Binaire réfléchie
d’ 0 0 0 0 0 0 0 0 1 1
c’ 0 0 0 0 1 1 1 1 1 1
b’ 0 0 1 1 1 1 0 0 0 0
Architecture des ordinateurs
a’ 0 1 1 0 0 1 1 0 0 1
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Architecture des ordinateurs
III. Logique Séquentielle III.1 Définition
Logique séquentielle la logique combinatoire : les sorties ne dépendaient que des états des variables d'entrée. la logique séquentielle : les sorties dépendent des entrées et également de l'état du système. Celuici dépend aussi des états précédents des sorties. Si nous notons Q l'état d'un système séquentiel, X ses entrées et Y ses sorties: nous avons de manière générale T.Dumartin IUT Lannion Prof: A. El magri
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Architecture des ordinateurs
III. Logique Séquentielle III.2 Les bascules
Le rôle: Mémoriser une information élémentaire (mémoire à 1 bit) Une bascule ne peut donc être que dans deux états :
Ce type de circuit, qui n'a que deux états stables possibles, est encore appelé circuit bistable.
Une bascule permet de conserver un état, il nous faut maintenant savoir comment charger cet état.
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Architecture des ordinateurs
III. Logique Séquentielle III.2.2 Bascule R-S
Les bascules R-S (avec porte NOR)
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Architecture des ordinateurs
III. Logique Séquentielle III.2.2 Bascule R-S
Les bascules R-S (avec porte NAND)
Considérons maintenant la bascule réalisée avec des portes NON-ET.
Il lui correspond la table de vérité suivante :
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Architecture des ordinateurs
III. Logique Séquentielle III.2.3 Bascule RST
Les bascules RST
les entrées S et R ne sont prises en compte qu'en coïncidence avec un signal de commande. Ce signal peut être fourni par une horloge,
Les valeurs de S et R ne prennent effet que pendant les états actifs de Clk
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Architecture des ordinateurs
III. Logique Séquentielle III.2.4 Bascule JK
Bascules J-K
Permet de lever l'ambiguïté qui existe dans la table de la bascule SR.
Nous avons alors pour les signaux R et S :
….Table de Vérité T.Dumartin IUT Lannion Prof: A. El magri
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Architecture des ordinateurs
III. Logique Séquentielle III.2.4 Bascule JK
Bascule J-K
Donc la table de vérité de la bascule J-K.
Conséquence jamais la combinaison R = S = 1.
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Architecture des ordinateurs
III. Logique Séquentielle III.2.4 Bascule JK
Bascule J-K Preset et Clear Les entrées asynchrones Pr (Preset) et Cr (Clear)
permettent d'assigner l'état initial de la bascule
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Architecture des ordinateurs
III. Logique SĂŠquentielle III.2.4 Bascule JK
Bascule J-K Front montant et Front descendant du signal de commande.
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III. Logique Séquentielle III.2.5 Bascule D
Bascule D Une bascule D (Delay) est obtenue à partir d'une bascule JK en envoyant simultanément une donnée sur l'entrée J et son inverse sur l'entrée K
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III. Logique Séquentielle III.2.6 Bascule T
Bascule T
Obtenue à partir d'une bascule J-K en injectant le même état dans les entrées J et K
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Architecture des ordinateurs
III. Logique Séquentielle III.3 Compteur
Compteurs: définition
Un ensemble de n bascules interconnectées par des portes logiques. Au rythme d'une horloge ils peuvent décrire une
séquence déterminée.
Les compteurs binaires peuvent être classés en deux catégories :
les compteurs asynchrones;
les compteurs synchrones.
De plus on distingue les compteurs réversibles ou compteurs-décompteurs.
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III. Logique Séquentielle III.3.2 Compteur Asynchrone
Compteurs asynchrones
Un compteur asynchrone est constitué de n bascules J-K fonctionnant en mode T. Le signal d'horloge n'est reçu que par le premier étage .
Pour chacune des autres bascules le signal d'horloge est fourni par une sortie de la bascule de rang immédiatement inférieur.
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III. Logique Séquentielle III.3.2 Compteur Asynchrone
Compteurs asynchrones (fonctionnement)
Et si les sorties étaient Q0Q1Q 2 Ou bien Clki attaquée par Qi 1
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III. Logique Séquentielle III.3.3 Compteur Décompteur
Compteur-décompteur asynchrone
On réalise un compteur-décompteur en utilisant un multiplexeur 2 entrées - 1 sortie entre chaque étage pour sélectionner la sortie à utiliser.
Pour l'exemple suivant, selon l'état de la ligne de commande
X nous pouvons sélectionner le mode de comptage : X = 1 compteur; X = 0 décompteur.
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Architecture des ordinateurs
III. Logique Séquentielle III.3.4 Compteur à cycle incomplet
Compteur à cycle incomplet On peut souhaiter compter jusqu'à un nombre N qui ne soit pas une puissance de 2, par exemple 10 (système décimal). Pour cela on utilise un compteur de n bascules, tel que 2n > N.
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Architecture des ordinateurs
III. Logique Séquentielle III.3.5 Compteur synchrone
Compteurs synchrones Dans un compteur synchrone toutes les bascules reçoivent en parallèle le même signal d'horloge. Pour faire décrire au compteur une séquence déterminée il faut à chaque impulsion d'horloge définir les entrées synchrones J et K. Pour cela on utilise la table de transition de la bascule J-K
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Architecture des ordinateurs
III. Logique Séquentielle III.3.5 Compteur Synchrone
Compteurs synchrones (exemple de réalisation) Supposons qu’on désire réaliser un compteur/décompteur modulo 8. La table des transitions est la suivante:
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Architecture des ordinateurs
III. Logique Séquentielle III.3.5 Compteur Synchrone
Compteurs synchrones (exemple de réalisation) Schéma:
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Architecture des ordinateurs
III. Logique Séquentielle III.4 Registres
Registre de mémorisation Un registre permet la mémorisation de n bits. Il est donc constitué de n bascules, mémorisant chacune un bit. Exemple de registre 4 bits réalisé avec quatre bascules D.
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Architecture des ordinateurs
III. Logique Séquentielle III.4 .2 Registre à décalage
Registre à décalage L'état logique de la bascule de rang i puisse être transmis à la bascule de rang i+1 (ou i-1). L'information peut être chargée de deux manières: parallèle ou série l'information peut être lue en série ou en parallèle.
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Architecture des ordinateurs
III. Logique Séquentielle III.4 .2.1 Entrée série – Sortie parallèle
Entrée série - Sortie parallèle Exemple de registre de 4 bits à entrée série et sortie
parallèle réalisé avec des bascules D.
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Architecture des ordinateurs
III. Logique Séquentielle III.4.2.2 Entrée parallèle – sortie série
Entrée parallèle - sortie série Exemple de registre à décalage à entrée parallèle ou série et sortie série. Si X = 1 l'entrée parallèle est inhibée et l'entrée série est validée.
Si X = 0 l'entrée série est bloquée par contre le chargement par l'entrée parallèle est autorisé.
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Architecture des ordinateurs
III. Logique Séquentielle III.4 .2.3 Entrée parallèle – sortie parallèle
Entrée parallèle - Sortie parallèle Exemple de registre à décalage avec entrées série et parallèle et sorties série et parallèle réalisé avec des bascules de type D.
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Architecture des ordinateurs
IV. Les mémoires IV.1 Définition
Introduction :
Dans un ordinateur les informations doivent en général être conservées pendant un certain temps. Ce rôle est dévolu aux mémoires. Nous avons déjà rencontré les registres de mémorisation, mais ceux-ci ne sont pas adaptés aux grandes capacités de stockage
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Architecture des ordinateurs
IV. Les mémoires IV.1 Définition
Mémoire : Tout système permettant de conserver une information et d'en disposer par la suite.
Capacité : On appelle capacité d'une mémoire le nombre de
bits qu'elle peut conserver : on l'exprime en octets ou en kilooctets (1024 octets) ou encore en mégaoctets (1024 kiloOctets).
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Architecture des ordinateurs
IV. Les mémoires
Partie I
IV.1 Définition
Temps d'accès : (Access time). C’est le temps nécessaire pour aller lire ou
écrire une information en mémoire.
Temps de cycle : Temps séparant deux opérations successives de lecture ou d'écriture.
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Architecture des ordinateurs
IV. Les mémoires IV.2 Principe
Principe : Entrée
R/ W Sélection
Cellule mémoire 1 bit
‘0’ : active ‘1’ : inactive Sortie
Cellule mémoire 1bit
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Architecture des ordinateurs
IV. Les mémoires IV.2 Principe
Principe : Entrées
R/ W Sélection
Cellule mémoire Cellule mémoire Cellule mémoire Cellule mémoire 1 bit 1 bit 1 bit 1 bit
Sortie
Mot mémoire de 4 bits
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Architecture des ordinateurs
IV. Les mémoires IV.2 Principe
n entrées
mot mémoire n bits
mot mémoire n bits mot mémoire n bits
Sélections
mot mémoire n bits mot mémoire n bits mot mémoire n bits
R/ W n sorties
Mémoire de 6 mots de n bits taille = 6*n bits 82 T.Dumartin IUT Lannion Prof: A. El magri
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Architecture des ordinateurs
IV. Les mémoires IV.2 Principe
Bus d’adresses 1 0 0
A2 A1 A0 D7
Mémoire D0
10011010 Bus de données
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Architecture des ordinateurs
IV. Les mémoires IV.3 Adressage
Adressage :
n E/S k lignes de sélection
Décodeur 1/m
m mots de n bits
m = 2k R/ W
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Architecture des ordinateurs
IV. Les mémoires IV.3 Adressage
Boîtier final :
n E/S
k lignes de sélection
2k x n bits
R/ W
CS
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Architecture des ordinateurs
IV. Les mémoires IV.3 Adressage
Capacité si : m bits dans chaque cases mémoire si : 2n cases mémoire
C = m . 2n bits
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Architecture des ordinateurs
IV. Les mémoires IV.3 Adressage
Exemple : capacité mémoire
Bus de données 8 bits Bus d’adresses 15 bits C = 215 . 8 = 262 144 bits /1024 256 k bits /8 32 768 octets 32 ko 32 768 mots de 8 bits
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Architecture des ordinateurs
IV. Les mémoires IV.4 Accès à la mémoire
Exemple : cycle de lecture
Bus @
@x
R/W CS Données accessibles
Bus D
Dx Tps accès
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Tps de cycle page: 88
Architecture des ordinateurs
IV. Les mémoires IV.5 Extension de la taille de la mémoire
Extension de la taille mémoire : Soit un boîtier mémoire de 3 lignes d’adressage et 8
lignes de données. 1. Calculer la taille en octet de ce boîtier. 2. En utilisant plusieurs boîtiers, réaliser une mémoire de Les Mémoires
16 Octet. 3. En utilisant plusieurs boîtiers, réaliser une mémoire de 32 Octet où les mots font 16 bits de taille. PS :penser à utiliser des circuits annexes.
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
Mémoire
Mortes
ROM PROM EPROM EEPROM FLASH
Vives Les Mémoires Statiques
Dynamiques
SRAM
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Asynchrone
Synchrone
EDO…
SDRAM DDR
Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
RAM (Random Access Memory) Mémoire vive Lecture et écriture possible
Mémoire volatile = perd son contenu lorsqu’elle n’est plus alimentée RAM statique ou dynamique
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
RAM statique Élément mémoire = bascule RAM dynamique Élément mémoire = condensateur Comparaison DRAM : Encombrement plus faible coût plus faible DRAM : Nécessité d’un rafraîchissement plus lente T.Dumartin IUT Lannion Prof: A. El magri
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
Application
SRAM = cache de petite taille et rapide DRAM = mémoire principale de forte capacité et de faible coût
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
Synchronous DRAM Une matrice de cellules mémoires Un buffer d’Entrée/Sortie Un bus de données Matrice Mémoire Buffer
Matrice Mémoire
Buffer
SDR
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
Double Data Rate SRAM Lecture sur front montant et descendant Banc mémoire X2
Matrice Mémoire Buffer
Matrice Mémoire
Buffer
DDR
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
Double Data Rate SRAM II
Vitesse du buffer X2 Banc mémoire X2
Matrice Mémoire Buffer
Matrice Mémoire
Buffer
DDR-II
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
ROM (Read Only Memory) Mémoire morte Écriture effectuée par l’intermédiaire d’un programmateur spécifique Accessible seulement en Lecture
Mémoire non volatile = conserve son contenu lorsqu’elle n’est plus alimentée
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire +V
adresses
1
0
0
0
données T.Dumartin IUT Lannion Prof: A. El magri
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
PROM (Programmable ROM)
Point mémoire = fusible Programmation par l’utilisateur Modification impossible
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
EPROM (Erasable PROM) Point mémoire = transistor Programmation par pic de tension Effaçable entièrement par UV G
VPP
Grille flottante
D
S GND
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
EEPROM (Electrically EPROM) Point mémoire = transistor Programmation par pic de tension Effaçable mot par mot par pic de tension Comportement d’une RAM non volatile mais très lente
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
Flash EEPROM
Programmation et effacement Programmation par mot ou bloc Temps d'effacement très rapide
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
Le futur : La MRAM ?? Information = charge magnétique Allie les avantages : SRAM = rapidité DRAM = capacité Flash = permanence
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Architecture des ordinateurs
IV. Les mémoires IV.6 Type de mémoire
Mémoire
Mortes
ROM PROM EPROM EEPROM FLASH
Vives Les Mémoires Statiques
Dynamiques
SRAM
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Asynchrone
Synchrone
EDO…
SDRAM DDR
Architecture des ordinateurs
IV. Les mémoires IV.7 Hiérarchie mémoire
Hiérarchie mémoire
+
vitesse
1 ns
5 ns
Registre
Cache
200 octets
1 Mo
10 ns Mémoire principale
1 Go capacité
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10 ms Mémoire de masse
120 Go
+ Architecture des ordinateurs
IV. Les mémoires IV.7 Hiérarchie mémoire
Hiérarchie mémoire
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3700 زيتونة فلسطينية عمرها T.Dumartin IUT Lannion Prof: A. El magri
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