Amostragem de Sinais Analógicos por um Circuito ADC com Interface de Comunicação Série

Relatório de Sistemas de Aquisição de Dados 2006/2007

Engenharia Física Tecnológica

AMOSTRAGEM DE SINAIS ANALÓGICOS POR UM CIRCUITO ADC COM INTERFACE DE COMUNICAÇÃO SÉRIE Laboratório II

Trabalho realizado por: Alexandra Gouveia, nº53760 João Mendes Lopes, nº53788 André Cunha, nº53757 Grupo 3; 4ªfeira 15:00-19:00h

Lisboa, 2 de Junho de 2007

Introdução O objectivo inicial deste trabalho consiste na implementação do protocolo SPI para a comunicação de uma FPGA SPARTAN 3 com um dispositivo ADC. Posteriormente pretende-se adquirir amostras individuais de um sinal analógico constante, para cada pressão manual num interruptor da placa e indicar o resultado no mostrador LCD/LED da placa emuladora.

Quando se pretende adquirir dados amostrados através de um ADC, é necessário que exista um protocolo de comunicação entre o dispositivo de conversão analógica digital, (que neste caso tem um papel de slave) e o circuito que rege o seu funcionamento (master).

O protocolo SPI é um standard de interface série síncrona e pode ser utilizado para a comunicação com um ADC, como se pretende neste trabalho. Este protocolo especifica quatro sinais lógicos de 1 bit para a comunicação série: o relógio (sinal de saída do master), um sinal de saída de comando (do ponto de vista do master), um sinal de entrada de dados (do ponto de vista do master) e um sinal de saída do master, activo a low, designado por chip select. Por vezes o slave requer que a comunicação seja feita em transições de flanco negativo do relógio, que é o caso do ADC que se pretende utilizar.

Para que a comunicação se inicie, o master deve configurar o relógio para uma frequência igual ou inferior à frequência máxima que o slave é capaz de suportar. De seguida o master põe o CS (chip select) a low para que se inicie a comunicação. Durante cada ciclo de relógio posterior ocorre a transmissão de comando e de dados: o master envia bits para a linha Data out (do master) que o slave lê, enviando de seguida bits pela linha Data in (do master), que são lidos pelo master. É importante referir que o protocolo permite que um master tenha controlo sobre vários slaves. Neste caso existem tantas linhas CS quantos os dispositivos a comandar e o master activa apenas a linha CS do dispositivo com quem pretende trocar informação.

No caso do projecto que se pretende implementar, o ADC utilizado, MCP3202, funciona através de um protocolo SPI como o descrito acima. Assim, este dispositivo será um slave, pretendendo-se programar o master, o dispositivo de controlo do ADC, na FPGA SPARTAN3, cujo funcionamento foi sumariamente descrito no relatório primeiro trabalho de laboratório. Na Figura 1 encontra-se um diagrama temporal do funcionamento do sistema a implementar, sob o ponto de vista do ADC (retirado da datasheet deste dispositivo) correspondente à interface SPI MPC 3202 do mesmo.

Figura 1 – Diagrama temporal da transferência de dados SPI do ponto de vista do ADC

Projecto e implementação do protocolo SPI 1ª sessão de laboratório Material utilizado: • Ambiente de programação XILINX ISE “MPLAB” e compilador “VHDL”.

Como este projecto foi algo longo, para além de ter passado por várias fases de implementação, foi sofrendo ao longo das várias sessões de laboratório modificações e correcções. Assim, apresenta-se uma descrição da implementação definitiva para as várias fases do projecto em cada sessão de laboratório, chamando-se a atenção, pontualmente, para o facto de determinadas opções referentes à fase de implementação descrita em cada parte deste relatório terem sido tomadas posteriormente.

A primeira sessão de laboratório consistiu na criação de um projecto VHDL em ambiente de programação XILINX ISE “MPLAB” e na implementação do protocolo SPI descrito acima. Para tal foram definidos os sinais exteriores (para ligação posterior à FPGA) clock50Mhz, reset, din_FPGA, como sinais de entrada, e dout_FPGA, cs_FPGA e clockSPI como sinais de saída e o sinal interno count (um contador de 50MHz para a programação do relógio mais lento, clockSPI ). Como a programação foi feita do ponto de vista da FPGA, o master, o significado destes sinais é claro. O sinal clock50Mhz é o relógio da própria FPGA, como havia sido descrito no primeiro trabalho e o clockSPI é um relógio de menor frequência, suportada pelo ADC. Como o trabalho de laboratório anterior havia consistido precisamente a programação de um relógio mais lento a partir do oscilador da FPGA, para programar o sinal clockSPI bastou copiar e alterar ligeiramente o código. Como o relógio em questão deveria ser sempre um sinal exterior, de saída da FPGA, precisando no entanto de ser utilizado no interior do programa como um sinal de entrada, optou-se por fazer uma identificação de igualdade entre este sinal e um sinal interno denominado clock50kHz,.

Assim, em vez de se programar directamente o clockSPI, programou-se este último, segundo o código implementado no primeiro trabalho, para uma frequência de 50kHz, suportada pelo ADC utilizado (os valores aconselhados na datasheet estão entre 0.9MHz e 10kHz). Como o código implementado já foi descrito no relatório do trabalho de laboratório anterior, não se apresenta, por agora, o código em questão. É de salientar que nesta fase do projecto foram cometidos dois erros, posteriormente corrigidos. Primeiro, a frequência implementada inicialmente era muito elevada, da ordem do MHz e para além disso, o clockSPI havia sido inicialmente definido como um sinal exterior inout, erros que se corrigiram da forma descrita acima na sessão de laboratório em que se comunicou pela primeira vez com o ADC. Posteriormente decidiu-se implementar as várias fases do protocolo SPI segundo um diagrama de estados. Para tal definiram-se os vectores internos state (de dois bits), PALAVRA (de quatro bits), AQUISICAO (de 13 bits), count50kHz (de 25 bits). O objectivo era ir variando o valor de state em cada fase da comunicação do protocolo SPI, guardar a palavra de controlo para o ADC (de quatro bits) no vector PALAVRA, guardar o byte fornecido pelo ADC no vector AQUISICAO e programar um contador de 50kHz para definir temporalmente determinadas mudanças de valor das variáveis em questão.

Foram ainda definidos dois sinais internos de um bit, dout_tmp e cs_tmp.

Projecto e implementação do protocolo SPI Como foi referido acima, as trocas de informação entre a FPGA e o ADC são feitas no flanco negativo do relógio. Assim, foi necessário criar dois processos que corressem em paralelo. O primeiro consistiu na programação do protocolo para transições em flanco positivo. O segundo, na actualização dos valores de saída da FPGA, dout_FPGA e cs_FPGA, para cada flanco negativo de relógio através das variáveis internas dout_tmp e cs_tmp programadas no primeiro processo. Decidiu-se que após o reset se devia definir o valor da PALAVRA, (1101 para o modo que se pretende usar no ADC), colocar a variável state no valor inicial ‘0’ bem como o contador de 50kHz a ‘0’. Nesta fase o sinal cs_tmp é posto a high. Na PALAVRA, que é o comando que é enviado da FPGA para o ADC para permitir a aquisição de valores, o primeiro e o último bit vêm a high para garantir a inicialização e que o bit mais significativo da aquisição da tensão em valores digitais vêm em primeiro lugar para a placa, respectivamente.

O protocolo SPI encontra-se então implementado da seguinte forma: para cada transição de flanco positivo do relógio, o contador de 50kHz incrementa; o programa começa no estado 0. Aí, espera-se que o contador tenha o valor 1, instante em que se coloca cs_tmp a low, o bit mais significativo da palavra de comando na linha dout_tmp, deslocam-se os valores que preenchem o vector PALAVRA para a esquerda e muda-se de estado. No estado 1, colocam-se os restantes bits da palavra de controlo na linha dout_tmp (durante três flancos de relógio é colocado o bit mais significativo do vector PALAVRA na linha e de seguida deslocados para a esquerda o valores que o preenchem) e posteriormente, muda-se de estado. No estado 3, os bits da saída de dados do ADC din_FPGA (12 bits de dados e um bit nulo sem valor informativo) são colocados em instantes sucessivos no vector AQUISICAO, de uma forma semelhante à utilizada para colocar a palavra de comando na linha dout_FPGA. Como a FPGA pode receber a informação para transições de flanco positivo, não é necessário proceder como no caso de dout_FPGA e cs_FPGA. Quando o vector se encontra preenchido, passa-se ao estado 3, onde o cs_tmp é novamente colocado a high para que cessem as comunicações, permanecendo o programa neste estado indefinidamente. É de salientar que também aqui foi cometido um erro, pois inicialmente o protocolo foi implementado apenas para transições de relógio de flanco positivo, corrigindo-se este erro na sessão em que se comunicou com o ADC. Nesta fase do projecto, o código era o seguinte: --importação de bibliotecas library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; --declaração de variáveis externas entity SPI is Port ( din_FPGA : in STD_LOGIC; dout_FPGA : out STD_LOGIC; reset : in STD_LOGIC; cs_FPGA : out STD_LOGIC; clock50Mhz : in STD_LOGIC; clockSPI : out STD_LOGIC); end SPI;

Projecto e implementação do protocolo SPI architecture Behavioral of SPI is --definição de variáveis internas signal PALAVRA: STD_LOGIC_VECTOR (3 downto 0); signal AQUISICAO: STD_LOGIC_VECTOR (12 downto 0); signal clock50kHz : STD_LOGIC; signal count50kHz : STD_LOGIC_VECTOR (24 downto 0); signal count: STD_LOGIC_VECTOR (24 downto 0); signal state : STD_LOGIC_VECTOR (1 downto 0); signal dout_tmp : STD_LOGIC; signal cs_tmp : STD_LOGIC; begin --identificação de clockSPI com clock10kHz clockSPI <= clock10kHz; --implementação de um relógio de 50kHz main: process (clock50Mhz, reset) begin if reset='1' then count <= (others =>'0'); clock50kHz <= '1'; elsif rising_edge(clock50Mhz) then count <= count + 1; if count = 500 then clock50kHz <= '0'; end if; if count = 1000 then clock50kHz <= '1'; count <= (others =>'0'); end if; end if; end process; --implementação do protocolo SPI --actualização de dout_FPGA e cs_FPGA em transições de --flanco negativo do relógio SPI process (clock50kHz) begin if falling_edge(clock50kHz) then dout_FPGA <= dout_tmp; cs_FPGA <= cs_tmp; end if; end process;

Projecto e implementação do protocolo SPI

process (reset, clock50kHz) begin --inicialização de state a 0, do vector PALAVRA a 1101(comando do --ADC), do contador de 50kHz a 0; colocação de cs_FPGA a 1 através --de cs_FPGA_tmp if reset='1' then state <= "00"; PALAVRA <= "1101"; count50kHz <= (others =>'0'); cs_tmp <= '1'; --para cada flanco positivo de relógio elsif rising_edge(clock50kHz) then --contador incrementa count50kHz <= count50kHz + 1;

--no estado 0 iniciam-se as comunicações através da --colocação de cs_tmp a low, envia-se o start bit (primeiro bit da --palavra de controlo do ADC) e muda-se de estado if state= "00" then if count50kHz = 1 then cs_tmp <= '0'; dout_tmp <= PALAVRA(3); PALAVRA(3 downto 1) <= PALAVRA (2 downto 0); State <= "01"; end if; end if;

--no estado 1 enviam-se os restantes bits de controlo e --muda-se de estado if state= "01" then dout_tmp <= PALAVRA(3); PALAVRA(3 downto 1) <= PALAVRA (2 downto 0); if count50kHz = 4 then state <= "10"; end if; end if;

Projecto e implementação do protocolo SPI --no estado 2 recebe-se a palavra do ADC e muda-se de estado

if state = "10" then AQUISICAO(0) <= din_FPGA ; AQUISICAO(12 downto 1) <= AQUISICAO(11 downto 0); if count50kHz = 18 then state <= "11"; end if; end if;

--no estado três cessam as comunicações com o ADC através da --colocação de cs_FPGA a high; permenece-se no estado 3 --indefinidamente if state = "11" then cs_tmp <= '1'; end if ; end if; end process; end Behavioral;

Depois de implementado o projecto, este foi testado, recorrendo a um ficheiro de teste gerado pelo programa, configurado de forma a gerar um relógio de 50MHz e um sinal de reset de forma a poder desencadear o funcionamento do código projectado anteriormente.

O teste em questão foi corrido e verificou-se o bom funcionamento do circuito simulado, encontrando-se o resultado na Figura 2.

Figura 2 – Simulação de 1000µs do circuito implementado (foi omitida a variável din_FPGA, que como ainda não se havia comunicado com o ADC não variava, bem como o relógio de 50MHz e o reset)

Pode-se verificar o bom funcionamento de todas as variáveis em questão. Se se tiver em atenção a unidade da simulação, em µs, pode-se verificar que o relógio tem um período de 20ms o que equivale à frequência desejada de 50kHz. Por outro lado, é visível que no instante em que o chip select vai a low se inicia e comunicação e começam a ser enviados os bits de controlo, sempre para flancos de relógio negativos. Depois de enviados os quatro bits 1101, verifica-se a existência de um intervalo equivalente a treze flancos positivos para a transição da informação do ADC para a FPGA e imediatamente de seguida o chip select volta a high, na transição seguinte de flanco negativo do relógio.

Projecto e implementação do funcionamento dos displays de sete segmentos Embora não se consiga ver a continuação da simulação, verificou-se que este sinal permanecia constante a high indefinidamente. Assim, uma vez verificado o bom funcionamento do circuito simulado, passou-se à fase seguinte da programação.

2ª e 3ª sessões de laboratório Material utilizado: • Ambiente de programação XILINX ISE “MPLAB” e compilador “VHDL; • Kit SPARTAN 3.

Como foi referido na introdução deste trabalho, pretendia-se, para além de guardar o valor da aquisição do ADC num vector, visualizar essa aquisição no mostrador LCD/LED da placa SPARTAN 3. Optou-se pela primeira hipótese, já que assim a visualização do resultado da aquisição seria mais fácil. Como é possível concluir através da observação da Figura 1, constante na introdução deste trabalho, o ADC envia um bit inicial, não informativo, neste caso para o vector AQUISICAO e só depois envia doze bits, para o mesmo vector, informação referente à conversão de um sinal analógico constante num sinal digital. Eram estes doze bits que se pretendiam visualizar, de alguma forma, no LCD da placa SPARTAN3. Decidiu-se que se iriam agrupar estes bits em três grupos de quatro bits e exprimir o valor que cada grupo representava em hexadecimal, usando-se apenas três dos quatro displays de sete segmentos existentes na placa. Para compreender o funcionamento dos displays e a forma como deveriam ser programados para executarem o que se pretendia, consultou-se o manual da placa SPARTAN 3. Também foi facultado um programa, clock.vhd, já implementado, cuja função era gerar um sinal de 1MHz, um sinal de um kHz a partir do anterior e um sinal de 1Hz a partir do segundo, e usando este último sinal ir incrementado uma variável, enviada para o display. Quando se copiou o código descrito para um projecto à parte e o respectivo ficheiro clock.ucf, pode-se verificar, através da passagem do programa para a placa FPGA SPARTAN 3 o valor dos displays a incrementar em cada segundo. Para além disso foi fornecido um ficheiro, associado ao programa clock.vhd, com a explicação da forma como se deviam endereçar os portos dos displays. Daqui retiraram-se dois esquemas que constam nas Figuras 3 e 4.

Figura 3 – Esquema das palavras de endereçamento para os displays de sete segmentos

Projecto e implementação do funcionamento dos displays de sete segmentos

Figura 4 – Diagrama temporal do funcionamento dos displays de sete segmentos

Constatou-se assim que para aceder aos displays era necessário actualizar primeiro uma palavra de sete bits, que ‘decide’ que segmentos devem acender e posteriormente actualizar uma palavra de quatro bits que postula qual o display em que esses segmentos devem acender. Estas palavras são activas a low. A primeira palavra corresponde a uma sequência ‘abcdefg’ (e um bit adicional se se pretender utilizar o ponto, o que não é o caso) mapeada na Figura 3. A segunda palavra deve ser igual a 0111, 1011, 1101 e 1110 para activar respectivamente o display AN3, AN2, AN1 e AN0. É de salientar que de cada vez que se acende um display ele deve ser apagado no instante seguinte, como se pode observar no diagrama temporal e que por outro lado, estes dispositivos não dispõem de memória e portanto, para que se consiga visualizar alguma coisa, é necessário que os displays estejam sempre a ser endereçados.

Uma vez compreendido o funcionamento destes dispositivos, decidiu-se que se faria o comando dos displays no terceiro estado, a partir do qual o valor do chip select permanece a high. Acrescentaram-se mais dois sinais externos de saída de respectivamente quatro e sete bits, digit e seg, o primeiro para endereçar caracteres e o segundo, segmentos. Foi ainda acrescentado um vector interno de quatro bits curr para ser actualizado de acordo com os troços de quatro bits da palavra adquirida e dois sinais definidos como STATE_TYPE que variavam de S1 a S8, de forma a se poder definir uma série de estados dentro do estado 3, para em cada um deles endereçar, ligando e desligando, os quatro caracteres. Tinha-se decidido utilizar, para visualizar a aquisição, apenas três dos quatro caracteres existentes, mas por questões do controlo da implementação, programou-se também o quarto caracter para ter um valor constante igual a A. Como a codificação do valor que deve assumir o sinal seg é semelhante para cada estado, definiu-se um modulo VHDL à parte, no qual se implementou exclusivamente este descodificador, de uma forma muito semelhante à que havia sido implementada no projecto clock.vhd.

Projecto e implementação do funcionamento dos displays de sete segmentos O código deste módulo, dependente do módulo principal era o seguinte: --importação de bibliotecas library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; entity dec_seg is Port ( char : in seg : out end dec_seg;

STD_LOGIC_VECTOR (3 downto 0); STD_LOGIC_VECTOR (6 downto 0));

architecture Behavioral of dec_seg is begin --codificador para a programação dos sete segmentos process (char) begin --a cada valor de curr corresponde uma representação em hexadecimal case char is when "0000" => seg <= "0000001" ;--0 when "0001" => seg <= "1001111" ;--1 when "0010" => seg <= "0010010" ;--2 when "0011" => seg <= "0000110" ;--3 when "0100" => seg <= "1001100" ;--4 when "0101" => seg <= "0100100" ;--5 when "0110" => seg <= "0100000" ;--6 when "0111" => seg <= "0001111" ;--7 when "1000" => seg <= "0000000" ;--8 when "1001" => seg <= "0000100" ;--9 when "1010" => seg <= "0001000" ;--A when "1011" => seg <= "1100000" ;--b when "1100" => seg <= "0110001" ;--C when "1101" => seg <= "1000010" ;--d when "1110" => seg <= "0110000" ;--E when "1111" => seg <= "0111000" ;--F when others => seg <= "1111110" ; end case ; end process; end Behavioral;

Projecto e implementação do funcionamento dos displays de sete segmentos Como se pode verificar foram definidos dois vectores seg e char que no módulo principal correspondem respectivamente a seg e curr. Este módulo faz a correspondência directa entre o valor em hexadecimal que o sinal char representa e a respectiva codificação para a representação num display genérico.

No modulo principal foi então feita a importação do módulo do codificador e a identificação dos sinais seg e curr com os sinais do modulo dependente seg e char.

Posteriormente foram implementados os estados sucessivos de endereçamento de cada caracter. Em cada estado é actualizado o valor de curr, passando-se para este vector o troço do vector AQUISICAO que se pretende representar. De cada vez que curr é actualizado, o modulo secundário é automaticamente chamado actualizando-se o sinal externo seg. De seguida actualiza-se o valor da variável digit para endereçar o caracter pretendido. No estado seguinte actualiza-se este sinal para 1111, de forma a apagar o caracter em questão. Assim, o código final deste projecto, construído da forma descrita era o seguinte: --importação de bibliotecas library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; --declaração de variáveis externas entity SPI is Port ( din_FPGA : in STD_LOGIC; dout_FPGA : out STD_LOGIC; reset : in STD_LOGIC; cs_FPGA : out STD_LOGIC; clock50Mhz : in STD_LOGIC; clockSPI : out STD_LOGIC); end SPI;

architecture Behavioral of SPI is --importação do modulo descodificador COMPONENT dec_seg is Port ( char : in STD_LOGIC_VECTOR (3 downto 0); seg : out STD_LOGIC_VECTOR (6 downto 0)); end COMPONENT; --definição de variáveis internas signal PALAVRA: STD_LOGIC_VECTOR (3 downto 0); signal AQUISICAO: STD_LOGIC_VECTOR (12 downto 0); signal clock50kHz : STD_LOGIC; signal count50kHz : STD_LOGIC_VECTOR (24 downto 0); signal count: STD_LOGIC_VECTOR (24 downto 0); signal state : STD_LOGIC_VECTOR (1 downto 0); signal dout_tmp : STD_LOGIC; signal cs_tmp : STD_LOGIC; signal curr : STD_LOGIC_VECTOR (3 downto 0) ; --variável interna tipo state type STATE_TYPE is (S1, S2, S3, S4, S5, S6, S7, S8); signal stateDisp, nextState: STATE_TYPE;

Projecto e implementação do funcionamento dos displays de sete segmentos begin --identificação de clockSPI com clock50kHz clockSPI <= clock50kHz; --importação do módulo do descodificador decoder: dec_seg PORT MAP( char=>curr, seg=>seg ); --implementação de um relógio de 50kHz main: process (clock50Mhz, reset) begin if reset='1' then count <= (others =>'0'); clock50kHz <= '1'; elsif rising_edge(clock50Mhz) then count <= count + 1; if count = 500 then clock50kHz <= '0'; end if; if count = 1000 then clock50kHz <= '1'; count <= (others =>'0'); end if; end if; end process;

--implementação do protocolo SPI --actualização de dout_FPGA e cs_FPGA em transições de --flanco negativo do relógio SPI process (clock50kHz) begin if falling_edge(clock50kHz) then dout_FPGA <= dout_tmp; cs_FPGA <= cs_tmp; end if; end process;

Projecto e implementação do protocolo SPI

process (reset, clock50kHz) begin --inicializações if reset='1' then state <= "00"; PALAVRA <= "1101"; count50kHz <= (others =>'0'); cs_tmp <= '1'; digit <= (others => '1') ; curr <= (others => '0') ; nextState <= S1; --para cada flanco positivo de relógio elsif rising_edge(clock50kHz) then --contador incrementa count50kHz <= count50kHz + 1;

--no estado 0 iniciam-se as comunicações através da --colocação de cs_tmp a low, envia-se o start bit (primeiro bit da --palavra de controlo do ADC) e muda-se de estado if state= "00" then if count50kHz = 1 then cs_tmp <= '0'; dout_tmp <= PALAVRA(3); PALAVRA(3 downto 1) <= PALAVRA (2 downto 0); State <= "01"; end if; end if;

--no estado 1 enviam-se os restantes bits de controlo e --muda-se de estado if state="01" then dout_tmp <= PALAVRA(3); PALAVRA(3 downto 1) <= PALAVRA (2 downto 0); if count50kHz = 4 then state <= "10"; end if; end if;

Projecto e implementação do protocolo SPI --no estado 2 recebe-se a palavra do ADC e muda-se de estado

if state = "10" then AQUISICAO(0) <= din_FPGA ; AQUISICAO(12 downto 1) <= AQUISICAO(11 downto 0); if count50kHz = 18 then state <= "11"; end if; end if;

--no estado três cessam as comunicações com o ADC através da --colocação de cs_FPGA a high; permenece-se no estado 3 --indefinidamente, onde se passa constantemente a aquisição --para os displays de sete segmentos if state = "11" then --cessa a comunicação com o ADC; em cada flanco positivo o --sinal stateDisp é actualizado para nextState cs_tmp <= '1'; stateDisp <=nextState;

--no primeiro estado, é escrito um A no display AN3 if stateDisp = S1 then curr <= "1010"; digit <= "0111"; nextState <= S2; --no segundo estado, o display AN3 é apagado elsif stateDisp = S2 then digit <= "1111"; nextState <= S3; --no terceiro estado, são escritos os bits das posições 11 --a 8 do vector aquisição no display AN2 elsif stateDisp = S3 then curr <= AQUISICAO(11 downto 8); digit <= "1011"; nextState <= S4; --no quarto estado, o display AN2 é apagado elsif stateDisp = S4 then digit <= "1111"; nextState <= S5;

Projecto e implementação do protocolo SPI --no quinto estado, são escritos os bits na posição 7 a 4 --do vector aquisição no display AN1 elsif stateDisp = S5 then curr <= AQUISICAO(7 downto 4); digit <= "1101"; nextState <= S6; --no sexto estado, o display AN1 é apagado elsif stateDisp = S6 then digit <= "1111"; nextState <= S7; --no sétimo estado, são escritos os quatro bits menos --significativos do vector aquisição no display AN0 elsif stateDisp = S7 then curr <= AQUISICAO(3 downto 0); digit <= "1110"; nextState <= S8; --no oitavo estado, o display AN0 é apagado elsif stateDisp = S8 then digit <= "1111"; nextState <= S1; end if; --o programa mantém-se no estado 3 indefinidamente, --enviando continuamente sinais de endereçamento para os --displays end if; end process; end Behavioral;

É de salientar que foi esta a parte mais morosa do projecto, já que se demorou algum tempo a compreender o funcionamento dos displays de sete segmentos, tendo-se cometido alguns erros, como a troca de ordem de actualização das variáveis seg e digit e o facto de inicialmente não se ter compreendido que os displays têm que ser continuamente endereçados para se acenderem.

Projecto e implementação do protocolo SPI Para uma melhor visualização do funcionamento do programa na sua versão definitiva, foi construído um diagrama de estados.

Figura 5 – Diagrama de estados do programa implementado

Depois de implementado o projecto, este foi testado, recorrendo ao habitual ficheiro de teste. Verificou-se o bom funcionamento do circuito simulado, encontrando-se o resultado na Figura 5. Como nesta altura ainda não se tinha comunicado com o ADC a palavra AQUISICAO ainda não se encontrava definida. Assim, para fazer o teste, substituíram-se os troços do vector AQUISICAO que actualizavam o vector curr por sequências fixas de quatro bits: “0101”, “1011” e “1001”, equivalentes a 5, b e 9 em hexadecimal.

Projecto e implementação do protocolo SPI

Figura 6 – Simulação do funcionamento dos sinais digit e seg

Pode-se verificar o bom funcionamento das variáveis em questão. No flanco positivo anterior ao sinal cs_FPGA voltar a high (num flanco negativo de relógio) o sinal digit é actualizado para o primeiro display (AN3) e no mesmo instante é actualizado o sinal seg com “abcdefg” equivalente 0001000 ou seja um A. De seguida o valor de digit é actualizado para “1111” o que equivale a desligar o caracter que anteriormente havia sido ligado. De seguida este comportamento repete-se para AN2, AN1 e AN0, para os quais se verificam os caracteres definidos por seg 5, b e 9 como se pretendia. Embora não se consiga ver a continuação da simulação, verificou-se que este padrão se repetia indefinidamente, como também se pretendia. Assim, uma vez verificado o bom funcionamento do circuito simulado, voltou-se a programar a actualização de curr segundo os valores do vector AQUISICAO.

Aquisição de dados com um ADC com interface SPI MPC3202 4ª sessão de laboratório Material utilizado: •

Ambiente de programação XILINX ISE “MPLAB” e compilador “VHDL”;

•

Kit SPARTAN 3;

•

Multímetro;

•

Osciloscópio;

•

Ligações unifilares;

•

Breadboard;

•

Fonte de alimentação DC e gerador de sinais;

•

Dispositivo ADC de 12 bits do tipo aproximações sucessivas com interface SPI MPC3202.

Uma vez verificado o bom funcionamento do código implementado, pretendiam-se obter amostras individuais de um sinal analógico para cada pressão manual no botão de reset da placa e visualizar essas aquisições no LCD da placa SPARTAN 3.

Assim, programou-se o ficheiro .ucf, que especifica os portos da placa para os quais se devem enviar o sinais emulados. O relógio de 50Mhz, bem como os sinais de seg e digit devem ser enviados para portos específicos, postulados no manual da placa. Para os restantes sinais escolheram-se os pinos mais acessíveis e para o botão de reset escolheu-se o botão de pressão da placa L14. O ficheiro depois de configurado era o seguinte: NET NET NET NET NET NET NET NET NET NET NET NET NET NET NET NET NET

"clock50Mhz" "reset" "digit<0>" "digit<1>" "digit<2>" "digit<3>" "seg<0>" "seg<1>" "seg<2>" "seg<3>" "seg<4>" "seg<5>" "seg<6>" "din_FPGA" "dout_FPGA" "cs_FPGA" "clockSPI"

LOC LOC LOC LOC LOC LOC LOC LOC LOC LOC LOC LOC LOC LOC LOC LOC LOC

= "T9"; ="L14"; = "D14"; = "G14"; = "F14"; = "E13"; = "N16"; = "F13"; = "R16"; = "P15"; = "N15"; = "G13"; = "E14"; = "C5"; = "C7"; = "C9"; = "A3";

Aquisição de dados com um ADC com interface SPI MPC3202 Posteriormente colocou-se o ADC na breadboard ligando-o à placa SPARTAN 3 com as linhas de comunicação necessárias (para além das ligações aos pinos do cs_FPGA, dout_FPGA, din_FPGA e clockSPI, também se ligou a massa do dispositivo à massa da placa e a alimentação do dispositivo à fonte de 3.3V da placa), consultado a datasheet deste dispositivo. De seguida, ligou-se a fonte DC variável (máx. 15V) da placa de alimentação à entrada CH0 do ADC, tendo o cuidado de colocar a fonte no valor mínimo da tensão, aproximadamente 0V, já que por razões evidentes a tensão do sinal analógico de input do ADC não pode exceder a tensão de alimentação/referência. Para se verificar se a comunicação se estava a efectuar correctamente, ligou-se a cada sinal da FPGA (cs_FPGA, dout_FPGA, din_FPGA e clockSPI) um canal do osciloscópio e observou-se o andamento dos sinais em questão, carregando o programa na placa SPARTAN 3 e no botão de reset L14. Foi tirada uma fotografia do ecrã do osciloscópio para uma determinada aquisição (o display mostrava o valor 021 para o valor de tensão mínimo na base de alimentação). Foi também feita uma aquisição dos valores de cada canal para a referida amostragem, com os quais se construiu um gráfico. Ambos constam nas Figuras 7 e 8.

00 .00 44 00 .00 88 01 3 .00 2 01 .00 76 02 .00 2 02 .00 64 03 .00 08 03 .00 52 03 .00 96 04 4

.00

-.0 0

00 .00 44

T e m p o (s)

4 .0 0 3 .5 0

Tensão (V)

3 .0 0 2 .5 0 2 .0 0 1 .5 0 1 .0 0 .5 0 .0 0 -.5 0

Figura 7 – Andamento dos sinais do protocolo SPI (cs a azul claro, dout a amarelo, din a azul escuro e o relógio a magenta)

Figura 8 – Imagem do andamento dos sinais do protocolo SPI (50µs/Div)

Aquisição de dados com um ADC com interface SPI MPC3202 Verifica-se que os sinais em questão têm o comportamento previsto. Pode-se constatar que de facto o sinal de relógio tem uma frequência de 50kHz e que os sinais cs_FPGA, dout_FPGA e din_FPGA são modificados para flancos negativos de relógio (este último é enviado para flancos negativos de relógio, como se pode ver na Figura 1, embora seja recebido pela FPGA em flancos positivos). Observa-se o envio da palavra 1101 nitidamente e também se pode observar a recepção da uma palavra 000000100001, equivalente à descrita no display 021. O sinal cs_FPGA está também a low e a high nos instantes previstos. Assim, constatou-se o bom funcionamento do programa. Uma vez ultrapassada a fase da implementação e montagem do projecto, puderam-se recolher uma série de amostras individuais do sinal analógico, para pressões sucessivas no reset da placa e variações muito suaves da tensão de entrada deste dispositivo. Os valores da tensão de entrada foram medidos com um multímetro e registados os seus valores e a respectiva leitura no display da placa. Foram retirados 47 valores que são apresentados no gráfico representado na Figura 9. O objectivo desta leitura exaustiva de valores de entrada e saída do ADC era a execução de uma recta de calibração do ADC e a verificação da boa precisão do dispositivo ADC utilizado. Para tal, no mesmo gráfico apresenta-se a recta teórica de calibração do ADC, que provém de uma proporcionalidade directa entre a tensão de referência (3.3 V) e o número máximo possível gerado por 12 bits:

DOC=

4095. V IN V DD

com DOC o código digital de saída do ADC, VIN a tensão analógica de entrada e VDD a tensão de alimentação/referência.

Análise dos resultados O gráfico obtido da relação entre os valores de tensão de entrada no ADC medidos pelo multímetro e os valores lidos no display de 7 segmentos, juntamente com a recta teórica de calibração do ADC, é o seguinte:

Figura 9 – Recta de calibração do ADC utilizado

Pode-se observar a vermelho a recta teórica, que corresponde a uma proporcionalidade directa tendo em conta que o valor mais alto com 12 bits (em decimal corresponde a 4095) equivale à tensão de referência, Vref= 3.3 V. Pode-se observar que todos os valores obtidos se encontram sobre a recta, sem nenhuma excepção, o que permite verificar o bom funcionamento do circuito incorporado e do código implementado e descarregado para a placa. Foi assumido um erro de 0.0005V nas tensões de entrada, visto corresponder à menor divisão da escala do aparelho usado para leitura das tensões, o multímetro.

Conclusões Com este trabalho, pode-se compreender o funcionamento do protocolo SPI do ADC utilizado. Para além disto, o projecto permitiu o contacto com uma placa FPGA SPARTAN 3, já iniciado no trabalho de laboratório anterior. Desta vez este contacto foi aprofundado, tendo-se usado uma série de saídas da placa, botões de pressão e os displays de sete segmentos. A aprendizagem desta parte do projecto, mais relacionada com o hardware, foi fundamental. Por outro lado, pode-se aprofundar o conhecimento sobre a programação em VHDL, que ocupou a maior parte do tempo dedicado a este trabalho.

Nela aprenderam-se uma série de novos comandos e de regras para construção de um circuito VHDL, cujo modo de funcionamento difere significativamente das outras linguagens de programação até aqui aprendidas. O projecto também permitiu uma nova abordagem aos circuitos ADC, através da interacção master/slave, regulada pelo protocolo SPI. Foi verificado o bom funcionamento do programa através de múltiplos testes na fase de implementação do circuito master e teste do ADC, tendo-se verificado a uma relação de linearidade entre os valores digitais de saída do dispositivo e valores analógicos do sinal de tensão constante de entrada, condizente com a recta de calibração pretendida.

De uma forma geral, pode-se concluir que foram cumpridos os objectivos deste trabalho e apreendidas os novos conhecimentos a ele associados.

Bibliografia

•

Manual do kit SPARTAN 3;

•

datasheet do integrado ADC MCP 3202;

•

código clock.vhd, clock.ucf e documento anexo.