เกีย ่ วกับการจัดทําบทเรียนออนไลน์ รายวิชา 6562211 การออกแบบวงจรดิจท ิ ัล บทที่ 5 ฟลิบฟลอบ ิ ธุ โดยผู ้ชว่ ยศาสตราจารย์ธรี ะ กาญจนสน คณะวิทยาศาสตร์และเทคโนโลยี มหาวิทยาลัยราชภัฏนครปฐม 04/10/60
6562211 digital logic design
2
2
หัวข ้อสําคัญของรายวิชา 6562211
04/10/60
6562211 digital logic design
3
3
บทนํ า ี ลิบฟลอบ เนือ ้ หาในบทที่ 5 กล่าวถึงไอซฟ ั ญาณออกสองสถานะต่างกัน ซงึ่ เป็ นวงจรทีม ่ ส ี ญ ฟลิบฟลอบมีหลายชนิด มักทํางานอิงฐานเวลา ฟลิบฟลอบเป็ นต ้นแบบของหน่วยความจําขนาด 1 บิต
04/10/60
6562211 digital logic design
4
4
หัวข ้อสําคัญของบทที่ 5 ฟลิบฟลอบ
04/10/60
6562211 digital logic design
5
5
สาระควรรู ้: ฟลิบฟลอบ (Flip-Flop) 1. Flip-flop เป็ นต ้นแบบหน่วยความจําขนาด 1 บิต 2. Flip-flop มีหลายชนิด :T Flip-flop, D Flip-flop, RS Flip-flop, JK Flip-flop ิ ั สญ ั ญาณเข ้า และสญ ั ญาณนาฬกา 3. Flip-flop ทํางานอาศย ้ ั ญาณออก ในการใชงาน จึงจะได ้สญ ั ญาณออก 2 สญ ั ญาณเป็ นนิเสธต่อกัน 4. Flip-flop มีสญ 5. ข ้อแตกต่างระหว่าง logic gate กับ Flip-flop อยูต ่ รงที่ ั ญาณออกของ logic gate ขึน สถานะสญ ้ กับเงือ ่ นไข แต่ของ Flip-flop ขึน ้ กับเงือ ่ นไขและเวลาทีต ่ อ ่ เนือ ่ งกัน ั ญาณออกของ Flip-flop เปลีย 6. สญ ่ นสถานะโดยอิงกับเวลา ั ญาณเข ้า และเงือ ่ นไขของสญ ิ ั ญาณเข ้า-ออกและนาฬกา 7. พิจารณารูปแบบสญ ได ้จากตารางความจริงและ/หรือผังเวลาของ Flip-flop 04/10/60
6562211 digital logic design
6
6
ระบบดิจท ิ ัล 1.ในทางวิศวกรรม แบ่งวงจรลอจิกเป็ น 2 กลุม ่ ึ ษาได ้เรียน กลุม ่ ที่ 1 combinational logic circuit ซงึ่ นักศก ผ่านมาแล ้วได ้แก่วงจรทีม ่ ี AND, OR, NOT ประกอบอยู่ กลุม ่ ที่ 2 sequential logic circuit ซงึ่ จะเกีย ่ วข ้องกับเวลา และหน่วยความจํา ได ้แก่วงจรทีม ่ ี Flip-flop ประกอบอยู่ โดยสามารถพัฒนาเป็ นวงจร counter, shift register, และ memory กรณี sequential logic circuit อาจทํางานในรูปแบบ Asynchronous (ไม่เข ้าจังหวะ) / Synchronous (เข ้าจังหวะ)
04/10/60
6562211 digital logic design
7
7
ระบบดิจท ิ ัล ระบบดิจท ิ ล ั ประกอบด ้วยสว่ นสําคัญ 2 สว่ น 1) combinational logic circuit 2) memory element Digital system Combinational logic circuit
A B C D
กรณีวงจรลอจิกแบบ combinational ั ญาณ 2 สว่ น logic circuit โดยทัว่ ไปสญ ั ญาณเข ้า สว่ นที่ 1 จากสญ สว่ นที่ 2 จากหน่วยความจํา ั ญาณออกจากหน่วยความจํา สงั เกตว่าสญ ั ญาณเข ้า สว่ นหนึง่ จะป้ อนเข ้าไปเป็ นสญ แก่ logic gate
Memory element 04/10/60
6562211 digital logic design
Flip-flop เป็ นสว่ นสําคัญในหน่วยความจํา ื่ เรียกอืน ่ เรียกว่า Flip-flop มีชอ ่ ๆ เชน Latch หรือ bistable multivibrator 8
8
SR flip-flop ั ญาณออก นิยาม อุปกรณ์ทใี่ ห ้สญ เป็ นนิเสธต่อกัน : Q(t), Q(t) S
set
reset
Q
hold
set
hold
S
R
0 0 1 0 0 1 1 1
Q
R
input
hold reset
output Q(t+1)
operation
Q(t+1)
Q(t) Q(t) 1 0 0 1 x x
hold set reset undefined
hold
S R Q(t) Q(t) t0 t1 t2 t3 t4 t5 t6 t7 04/10/60
6562211 digital logic design
9
9
SR flip-flop กรณีท ี่ 1 ทํางานแบบไม่เข้าจ ังหวะ( asynchronous) S R S
Q
R
Q
Q(t+1)
Q(t+1)
สถานะ
0 0
Q(t) Q(t)
Hold
0 1
0 1
Reset
1 0
1 0
Set
1 1
x x
NC
ึ ษาการทํางานของ S-R Flip-flop แบบไม่เข ้าจังหวะ ศก set
reset
hold
reset
set
set
reset
hold
reset
set
hold
hold
reset
hold
S R
Q Q t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
10
10
SR flip-flop Positive Edge triggering กรณีท ี่ 2 ทํางานแบบเข้าจ ังหวะ( synchronous) Q
S clk
Q
R
set
reset
hold
reset
S R
Pos.Edge Neg.Edge Q(t+1)
Q(t+1)
clk สถานะ
0 0
Q(t) Q(t)
0 1
0 1
Hold Reset
1 0
1 0
Set
1 1
x x
NC
set
set
reset
hold
reset
set
hold
hold
reset
hold
Positive Edge trigggering
Negative Edge trigggering
S R
Q Q t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
11
11
SR flip-flop Negative Edge triggering กรณีท ี่ 2 ทํางานแบบเข้าจ ังหวะ( synchronous) Q
S clk
Q
R
S R
Pos.Edge Neg.Edge Q(t+1)
Q(t+1)
reset
hold
reset
สถานะ
0 0
Q(t) Q(t)
0 1
0 1
Hold Reset
1 0
1 0
Set
1 1
x x
NC
clk set
clk
set
set
reset
hold
reset
set
hold
hold
reset
hold
Positive Edge trigggering
Negative Edge trigggering
S R
Q Q t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
12
12
JK Flip‐Flop ้ ั การใชงาน JK Flip-Flop อาศย สถานะ set-reset-hold-toggle J
set
Q
reset
hold toggle toggle toggle reset
J
K
0 0 1 0 0 1 1 1
Q
K
input
output Q(t+1)
operation
Q(t+1)
Q(t1) Q(t) 1 0 0 1 Q(t) Q(t)
hold set reset toggle
hold
J K Q(t) Q(t) t0 t1 t2 t3 t4 t5 t6 t7 04/10/60
6562211 digital logic design
13
13
JK flip-flop กรณีท ี่ 1 ทํางานแบบไม่เข้าจ ังหวะ( asynchronous) J K J
Q
K
Q
Q(t+1)
Q(t+1)
สถานะ
0 0
Q(t) Q(t)
Hold
0 1
0 1
Reset
1 0
1 0
Set
1 1
Q(t) Q(t)
Toggle
ึ ษาการทํางานของ J-K Flip-flop แบบไม่เข ้าจังหวะ ศก set
reset
hold toggle
set
toggle reset
hold toggle
set
toggle hold
reset toggle
J
K Q Q t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
14
14
JK flip-flop Positive Edge triggering กรณีทท ี่ า ํ งานแบบเข้าจ ังหวะ( synchronous) Q
J clk
Q
K
set
reset
hold
reset
J K
Pos.Edge Neg.Edge Q(t+1)
Q(t+1)
clk สถานะ
0 0
Q(t) Q(t)
0 1
0 1
Hold Reset
1 0
1 0
Set
1 1
Q(t) Q(t)
Toggle
set
toggle reset
hold
reset toggle hold
hold
reset
hold
Positive Edge trigggering
Negative Edge trigggering
J K
Q Q t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
15
15
JK flip-flop Negative Edge triggering กรณีทท ี่ า ํ งานแบบเข้าจ ังหวะ( synchronous) Q
J clk
Q
K
set
reset
hold
reset
J K
Pos.Edge Neg.Edge Q(t+1)
Q(t+1)
clk สถานะ
0 0
Q(t) Q(t)
0 1
0 1
Hold Reset
1 0
1 0
Set
1 1
Q(t) Q(t)
Toggle
set
toggle reset
hold
reset toggle reset
hold
reset
hold
Positive Edge trigggering
Negative Edge trigggering
J K
Q Q t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
16
16
D flip-flop Positive edge triggering กรณีทท ี่ า ํ งานแบบเข้าจ ังหวะ( synchronous) D Pos.Edge Neg.Edge Q(t+1)
Q
D clk
Q
Q(t+1)
0
0 1
1
1 0
่ งสญ ั ญาณเข ้าจะถูกสง่ ออกทีช ่ งสญ ั ญาณขาออก ข ้อมูลทีช ่ อ ่ อ ิ ั ญาณนาฬกาขอบขาขึ ก็ตอ ่ เมือ ่ มีสญ น ้ กระตุ ้นเข ้ามา
clk สถานะ Positive Edge trigggering
Negative Edge trigggering
clk D
D=0
D=1
D=0
D=0
Q
Q=0
Q=1
Q=0
Q=0
Q t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
17
17
D flip-flop Negative Edge triggering กรณีทท ี่ า ํ งานแบบเข้าจ ังหวะ( synchronous) Q
D clk
Q
D Pos.Edge Neg.Edge Q(t+1)
Q(t+1)
0
0 1
1
1 0
่ งสญ ั ญาณเข ้าจะถูกสง่ ออกทีช ่ งสญ ั ญาณขาออก ข ้อมูลทีช ่ อ ่ อ ิ ั ญาณนาฬกาขอบขาขึ ก็ตอ ่ เมือ ่ มีสญ น ้ กระตุ ้นเข ้ามา clk D
D=0
D=1
D=0
D=0
Q
Q=0
Q=1
Q=0
Q=0
clk สถานะ Positive Edge trigggering
Negative Edge trigggering
Q t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
18
18
D flip-flop สร ้างจาก SR flip-flop สร้างจาก SR Flip-Flop S
S R
Q
R clk
้ ถานะ hold ของ RS D flip-flop ไม่ใชส
Q
Pos.Edge Neg.Edge Q(t+1)
Q(t+1)
0 0
Q(t) Q(t)
0 1
0 1
Hold Reset
1 0
1 0
Set
1 1
x x
NC
กรณี Positive edge triggering set
S
reset
set
reset
สถานะ
set
set
reset
reset
reset
set
set
D=1
D=0
D=0
D=1
Q=1
Q=0
Q=0
Q=1
set
reset
reset
clk Positive Edge trigggering
Negative Edge trigggering
R
Q Q
t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
19
19
D flip-flop สร ้างจาก JK flip-flop ้ ถานะ hold และ toggle ของ JK D flip-flop ไม่ใชส J
J K
Q
K clk
Q
Pos.Edge Neg.Edge Q(t+1)
J
reset
set
reset
สถานะ
0 0
Q(t) Q(t)
0 1
0 1
Hold Reset
1 0
1 0
Set
Q(t) Q(t)
toggle
1 1 กรณี Positive edge triggering set
Q(t+1)
set
set
reset
reset
reset
set
set
D=1
D=0
D=0
D=1
Q=1
Q=0
Q=0
Q=1
set
reset
reset
clk Positive Edge trigggering
Negative Edge trigggering
K
Q Q
t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
20
20
JK flip-flop with clear and preset
Negative edge triggering แบบเข ้าจังหวะ( synchronous) pre
กรณี J
J K Q
clk Q clr
K
reset
set
hold
reset
Pre Clr
Neg.Edge Q(t+1)
สถานะ
Q(t+1)
x x
0 0 x
‐
x x
1 0
0 1
Reset
x x x x
0 1 1 1
1 0
Set
Q(t) Q(t)
hold
reset
hold reset
hold
reset
set
set
hold
reset
‐
undefined
hold
Pre Clr
Q Q t0 t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 t11 t12 t13 04/10/60
6562211 digital logic design
21
21
JK Flip-Flop ประยุกต์ เพือ ่ วงจรนับ J
Q Q
K
reset hold
Input
output
operation
J
K
Q(t+1)
Q(t+1)
0
0
Q(t)
Q(t)
1
0
1
0
set
0
1
0
1
reset
1
1
Q(t)
Q(t)
J
้ การประยุกต์ใชงาน JK Flip-Flop
hold
ั สถานะ setอาศย reset-hold-toggle
toggle
เมือ ่ แทนค่า t=0; Q(t+1)=Q(0+1) คือ Q(t=1) และ Q(t)=Q(0) คือ Q(t=0) Q(t)
0
K
J K Q(t+1)
0 1
สถานะเดิม
Q(t)
Q(t) T=0 04/10/60
0
reset
สถานะใหม่
Q(t)
J K Q(t+1)
0
0 0
0
Q(t)
J K Q(t+1)
0
0 1 0 0 0 X
0
reset hold
hold
T=1
6562211 digital logic design
22
22
JK Flip-Flop ประยุกต์ เพือ ่ วงจรนับ J
Q
input J
Q
K
set toggle
output
K
operation
Q(t+1)
Q(t+1)
0 0
Q(t)
Q(t)
1 0
1
0
set
0 1
0
1
reset
1 1
Q(t)
Q(t)
hold
้ การประยุกต์ใชงาน JK Flip-Flop ั สถานะ setอาศย reset-hold-toggle
toggle
เมือ ่ แทนค่า t=0; Q(t+1)=Q(0+1) =Q(1) และ Q(t)=Q(0) =Q(0)
J
J K Q(t+1)
Q(t) K
Q(t)
J K Q(t+1)
0
1 1
สถานะเดิม
Q(t)
Q(t) T=0
04/10/60
1
0
1 0
T=1
6562211 digital logic design
set
สถานะใหม่
1
Q(t)
J K Q(t+1)
0
1 0 1 1 1 X
1
set toggle
toggle 23
23
JK Flip-Flop ประยุกต์ เพือ ่ วงจรนับ J
Q
input J
Q
K
reset toggle
K
output
้ การประยุกต์ใชงาน JK Flip-Flop
operation
Q(t+1)
Q(t+1)
0 0
Q(t)
Q(t)
1 0
1
0
set
0 1
0
1
reset
1 1
Q(t)
Q(t)
hold
ั สถานะ setอาศย reset-hold-toggle
toggle
เมือ ่ แทนค่า t=0; Q(t+1)=Q(0+1) =Q(1) และ Q(t)=Q(0) =Q(0)
J Q(t)
1
K
J K Q(t+1)
0 1
สถานะเดิม
Q(t)
Q(t) Q(t) T=0
04/10/60
T=1
0
สถานะใหม่
J K Q(t+1)
1
0 1 1 1 X 1
0
reset toggle
J K Q(t+1)
111 0
6562211 digital logic design
reset
Q(t)
toggle 24
24
JK Flip-Flop ประยุกต์ เพือ ่ วงจรนับ J
Q
input J
Q
K
set toggle
K
output
้ การประยุกต์ใชงาน JK Flip-Flop
operation
Q(t+1)
Q(t+1)
0 0
Q(t)
Q(t)
1 0
1
0
set
0 1
0
1
reset
1 1
Q(t)
Q(t)
hold
ั สถานะ setอาศย reset-hold-toggle
toggle
เมือ ่ แทนค่า t=0; Q(t+1)=Q(0+1) =Q(1) และ Q(t)=Q(0) =Q(0)
J Q(t)
1
K
J K Q(t+1)
1 0
สถานะเดิม
Q(t)
Q(t) T=0
04/10/60
T=1
1
สถานะใหม่
Q(t)
J K Q(t+1)
1
0 0
6562211 digital logic design
set
1
Q(t)
J K Q(t+1)
1
1 0 0 0 X 0
1
set hold
hold 25
25
JK Flip-Flop ประยุกต์ เพือ ่ วงจรนับ ้ การประยุกต์ใชงาน JK Flip-Flop
สถานะถัดไป Q(t+1) สถานะปั จจุบน ั Q(t)
Q(t)
J K Q(t+1)
0
0 1 0 0 0 X
Q(t)
J K Q(t+1)
1
0 1 1 1 X 1
04/10/60
0 0
reset hold
reset toggle
6562211 digital logic design
Q(t)
J K Q(t+1)
0
1 0 1 1 1 X
Q(t)
J K Q(t+1)
1
1 0 0 0 X 0
1 1
ั สถานะ setอาศย reset-hold-toggle
set toggle
set hold
26
26
ตัวอย่างการออกแบบวงจรนับกระโดด 0-3-6 Q(t)
J
0
0 1 0 0 0 X
K
Q(t)
J
0
1 0 1 1 1 X
K
Q(t+1)
reset hold
0 Q(t+1)
set toggle
1
Q(t)
J
1
1 0 0 0 X 0
K
Q(t)
J
1
0 1 1 1 X 1
K
Q(t+1)
1
set hold
ั สถานะ setอาศย reset-hold-toggle
Q(t+1)
0
reset toggle
ขนที ั้ ่ 1 จ ัดลําด ับเหตุการณ์น ับ เริม ่ จาก 0-3-6
สถานะปัจจุบ ัน Q(t)
เมือ ่ จัดลําดับเหตุการณ์ ขัน ้ ที่ 1 แล ้ว ต่อไปจะ ้ ั พันธ์ ใชตารางความส ม เพือ ่ ย ้อนหา สถานะ JK
สถานะถ ัดไป Q(t+1)
Dec.
A
B
C
Dec.
A
B
C
0 3 6
0
0
0
0
1
1
0
1
1
1
1
0
1
1
0
3 6 0
0
0
0
04/10/60
้ การประยุกต์ใชงาน JK Flip-Flop
6562211 digital logic design
27
27
ตัวอย่างการออกแบบวงจรนับกระโดด 0-3-6 Q(t)
J
0
0 1 0 0 0 X
Q(t)
J
0
1 0 1 1 1 X
K
K
Q(t+1)
0
reset hold
Q(t+1)
1
set toggle
Q(t)
J
1
1 0 0 0 X 0
Q(t)
J
1
0 1 1 1 X 1
K
K
Q(t+1)
้ การประยุกต์ใชงาน JK Flip-Flop
set hold
1
ั สถานะ setอาศย reset-hold-toggle
Q(t+1)
reset toggle
0
ขนที ั้ ่ 1 จ ัดลําด ับเหตุการณ์น ับ เริม ่ จาก 0-3-6 สถานะปั จจุบน ั Q(t)
สถานะถัดไป Q(t+1)
FFA
FFB
FFC
Dec. A B C Dec. A B C JA KA JB KB JC KC
0 3 6
04/10/60
0 0 0 0 1 1 1 1 0
3 6 0
0 1 1
0
X
1
X
1
X
1 1 0
1
X
X
0
X
1
0 0 0
X
1
X
1
0
X
6562211 digital logic design
28
28
ตัวอย่างการออกแบบวงจรนับกระโดด 0-3-6 ขนที ั้ ่ 1 จ ัดลําด ับเหตุการณ์น ับ เริม ่ จาก 0-3-6
Dec.
0 3 6
FFA
สถานะถัดไป Q(t+1)
สถานะปั จจุบน ั Q(t)
QB QC Dec. QA QB QC
QA 0
0
0
0
1
1
1
1
0
31 6 0
FFB
FFC
JA
KA JB KB JC KC
0
1
1
0
X
1
X
1
X
1
1
0
1
X
X
0
X
1
0
0
0
X
1
X
1
0
X
ั ันธ์ระหว่าง J K ก ับ QA QB QC โดย K-map ขนที ั้ ่ 2 หาสมการความสมพ กรณีนม ี้ ค ี า่ ประจําเซลทีเ่ กีย ่ วข ้องคือ 0-3-6 นอกจากนี้ ถูกกําหนดให ้เป็ น don’t care term(X) ั ันธ์ระหว่าง JA KA ก ับ QA โดย K-map 2.1 หาสมการความสมพ QBQC 11 01 00 10 QA A B C A B C A B C A B C 0 0 0 X 1 1 3 X 2
QBQC 11 01 00 10 QA A B C A B C A B C A B C 0 X 0 X 1 X 3 X 2
A B C A B C A B C A B C
A B C A B C A B C A B C
1
X 4
X 5
QB 04/10/60
X 7
X 6
JA = QB
6562211 digital logic design
1
X 4
X 5
1
X 7
1 6
KA = 1 29
29
ตัวอย่างการออกแบบวงจรนับกระโดด 0-3-6 ขนที ั้ ่ 1 จ ัดลําด ับเหตุการณ์น ับ เริม ่ จาก 0-3-6 สถานะถัดไป Q(t+1)
สถานะปั จจุบน ั Q(t)
Dec.
0 3 6
QB QC Dec. QA QB QC
QA 0
0
0
0
1
1
1
1
0
3 6 0
FFA
FFC
FFB
JA
KA JB KB JC KC
0
1
1
0
X
1
X
1
X
1
1
0
1
X
X
0
X
1
0
0
0
X
1
X
1
0
X
ั ันธ์ระหว่าง J K ก ับ QA QB QC โดย K-map (ต่อ) ขนที ั้ ่ 2 หาสมการความสมพ กรณีนม ี้ ค ี า่ ประจําเซลทีเ่ กีย ่ วข ้องคือ 0-3-6 นอกจากนี้ ถูกกําหนดให ้เป็ น don’t care term(X) ั ันธ์ระหว่าง JB KB ก ับ QB โดย K-map 2.2 หาสมการความสมพ QBQC 11 01 00 10 QA A B C A B C A B C A B C 0 1 0 X 1 X 3 X 2
QBQC 11 01 00 10 QA A B C A B C A B C A B C 0 X 0 X 1 0 3 X 2
A B C A B C A B C A B C
A B C A B C A B C A B C
1
X 4
X 5
1 04/10/60
X 7
X 6
JB = 1
6562211 digital logic design
1
X 4
QC
X 5
X 7
1 6
KB = QC 30
30
ตัวอย่างการออกแบบวงจรนับกระโดด 0-3-6 ขนที ั้ ่ 1 จ ัดลําด ับเหตุการณ์น ับ เริม ่ จาก 0-3-6
Dec.
0 3 6
QB QC Dec. QA QB QC
QA 0
0
0
0
1
1
1
1
0
3 6 0
FFB
FFA
สถานะถัดไป Q(t+1)
สถานะปั จจุบน ั Q(t)
FFC
JA
KA JB KB JC KC
0
1
1
0
X
1
X
1
X
1
1
0
1
X
X
0
X
1
0
0
0
X
1
X
1
0
X
ั ันธ์ระหว่าง J K ก ับ QA QB QC โดย K-map (ต่อ) ขนที ั้ ่ 2 หาสมการความสมพ QB กรณีนม ี้ ค ี า่ ประจําเซลทีเ่ กีย ่ วข ้องคือ 0-3-6 นอกจากนี ้ ถูกกําหนดให ้เป็ น don’t care term(X) ั ันธ์ระหว่าง JC KC ก ับ QC โดย K-map 2.3 หาสมการความสมพ QBQC 11 01 00 10 QA A B C A B C A B C A B C 0 1 0 X 1 X 3 X 2
QBQC 11 01 00 10 QA A B C A B C A B C A B C 0 X 0 X 1 1 3 X 2
A B C A B C A B C A B C
A B C A B C A B C A B C
1
X 4
X 5
QA 04/10/60
X 7
0 6
JC = QA
6562211 digital logic design
X 4
1 1
X 5
X 7
X 6
KC = 1 31
31
ขนที ั้ ่ 1 จ ัดลําด ับเหตุการณ์น ับ เริม ่ จาก 0-3-6
Dec.
0 3 6
QA
FFA
สถานะถัดไป Q(t+1)
สถานะปั จจุบน ั Q(t)
QB QC Dec. QA QB QC
0
0
0
0
1
1
1
1
0
3 6 0
FFC
FFB
JA
KA JB KB JC KC
0
1
1
0
X
1
X
1
X
1
1
0
1
X
X
0
X
1
0
0
0
X
1
X
1
0
X
ั ันธ์ระหว่าง J K ก ับ QA QB QC โดย K-map ด ังนี้ ขนที ั้ ่ 2 หาสมการความสมพ
JA = QB
QB ขนที ั้ ่ 3 จ ัดวงจรเทียบเท่ าตามสมการ
K KAA = =1 1 JB = 1 KB = QC JC = QA
JA
QA
KA QA
JB
QB
KB QB
JC
QC
KC QC
KC = 1 04/10/60
6562211 digital logic design
32
32
ตัวอย่างการออกแบบวงจรนับกระโดด 0-3-6 ขนที ั้ ่ 3 จ ัดวงจรเทียบเท่าตามสมการ
04/10/60
6562211 digital logic design
33
33
หัวข ้อสําคัญของบทที่ 5 ฟลิบฟลอบ
04/10/60
6562211 digital logic design
34
34
บทสรุป เมือ ่ จบบทเรียนนี้ สงิ่ ทีผ ่ ู ้เรียนควรได ้รับ คือ 1. รู ้จักอุปกรณ์ฟลิบฟลอบ (Flip-flop) และวิธก ี าร ้ ่ วงจรนับ ประยุกต์ใชงาน เชน 2. เข ้าใจการทํางานของฟลิบฟลอบทีอ ่ งิ ฐานเวลา ทัง้ แบบขอบขาขึน ้ หรือแบบขอบขาลง ้ 3. สามารถใชงานฟลิ บฟลอบในการออกแบบวงจรนับ 4. สามารถออกแบบวงจรนับเชงิ ลําดับและวงจรนับ กระโดด
04/10/60
6562211 digital logic design
35
35
04/10/60
6562211 digital logic design
36
36 36