赛灵思中国通讯第41期-赛灵思如何让7 系列 FPGA 的功耗减半 by Xilinx, Inc

赛灵思第四十一期

1 年

秋

季

刊

中国通讯 Xilinx N ews I S S

U E

４1

AUTUMN

2 0 1 1

封面专题

手把手课堂：FPGA 101

赛灵思如何让 7 系列 FPGA 的功耗减半

利用可编程振荡器增强FPGA 应用 FPGA 设计存档，轻松实现更新

示例应用指南

技术长廊资讯脉搏

用Virtex-6 FPGA 中的ARM AX I 4 将恒星装入瓶中 P12

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深圳 (86 755) 8378 1886 苏州 (86 512) 6522 2535 武汉 (86 27) 8732 2806 厦门 (86 592) 516 3621 西安 (86 29) 8831 0515 香港 (852) 2176 5388

封面专题

赛灵思如何让 7 系列 FPGA 的功耗减半作者: Mike Santarini Xcell 杂志发行人赛灵思公司 mike.santarini@xilinx.com

赛灵思中国通讯

41 期

封面专题

赛灵思采用专为 FPGA 定制的芯片制造工艺和创新型统一架构，让 7 系列 FPGA 的功耗较前一代器件降低一半以上。开发 7 系列 FPGA 产品线的过程中，赛灵思的芯片架构师曾与数百位客

在

户交流过，一个话题被客户反复提及，那就是功耗问题。正因为客户有如此明确的要求，赛灵思在设计这款今年 3 月开始向客户功耗的最新一代

28nm FPGA 时，把降低功耗和功耗管理视为优先考虑的问题。事实上，赛灵思 7 系列 FPGA 的功耗仅为前一代器件的一半，与此同时逻辑性能、I/O 性能显著提升，收发器性达到了 28Gbps，且逻辑容量创下了新高（见视频）。功耗下降的关键原因是赛灵思为 7 系列 FPGA 选用了台积电 (TSMC) 的 28nm HPL 工艺，该工艺是赛灵思和 TSMC 专门针对 FPGA 合作开发的。除了在功耗方面具有众多内在优势外，该工艺还有可灵活支持功率分级和电压调节功能，而这两种功能是采用其它工艺实现的 FPGA 所不具备的。除了选择理想的 FPGA 工艺外，赛灵思还优化了器件架构，以进一步降低功耗。本月，赛灵思将发布改进后的电源分析工具，帮助设计人员评估赛灵思 FPGA 的功耗特性。

重中之重功耗管理无疑已成为大多数 FPGA 用户最为关心的问题。在过去，如果一个系统使用的是普通电源供电，只要客户能够将其插在电源插座上正常使用，他们就会很满意，在选择 FPGA 时，我们根本不必过分关注 FPGA 的功耗问题，只需考虑 FPGA 的性能和容量就可以。不过，事情已经发生了变化。在过去 10 年中，行业已经步入了新的、速度更快的半导体制造工艺时代，但这些工艺存在严重的不足，那就是晶体管的漏电流问题。同时，系统制造商希望通过提供低功耗的产品来降低总体拥有成本或使用成本，从而实现产品的差异化，同时，开发出大量需要直流供电（电池供电系统）的创新型新产品。因此，降低功耗和投入功耗管理系统是大多数客户所必须面对的，即便他们的目标不是手持设备。不管愿意与否，都必须关注功耗问题。

以人为本的供电在 130nm 工艺节点下，IC 上的晶体管开始消耗电力，即便用户将系统置于“待机”或“休眠”模式。这种不必要的电力消耗（常称为静态功耗或静态漏电流）随着 90nm、65nm 和45nm 工艺的推出日益严重。在 45nm 节点下，最糟糕时，静态功耗

2011年秋季刊

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ASIC 设计的市场之一）中得到广泛应用还有一段路要走，使用 FPGA 的低功耗应用已经如雨后春笋般涌现出来，其中包括车载信息娱乐系统、驾驶员辅助系统、手持移动医疗设备、3D 电视和电影摄像机。

为 FPGA 量身定制的 HPL 工艺在开发去年推出的 7 系列 FPGA 的过程中（见赛灵思中国通讯第37 期），赛灵思评估了多种 28nm 代工工视频 - 7 系列器件的功耗仅为前一代 FPGA 的一半。详情见：http://youtu.belkVmHP-IFVaQ

艺，最终选择与台积电合作，共同开发一种专门适用于 FPGA 的工艺。这种名

占到了一般芯片功耗的 30% 到 60%。

分设计人员采用了“时钟和电源门控”

为高性能低功耗 (HPL) 的新工艺采用高

其余的才是动态功耗，即器件运行其实

等方法，或在设计中采用“电源岛”。

介电层金属闸 (HKMG) 技术，可大幅地

际设计用于处理的操作时消耗的电力。

众多其他设计团队则在系统中添加散热

降低晶体管的漏电流并实现功耗和性能

芯片性能越高，要求的晶体管性能越

片、风扇，甚至制冷电路和更大的功率

的最佳组合。赛灵思公司的产品管理总

高，漏电流就越严重。

电路，以供冷却使用，从而应对漏电流

监 Dave Myron 表示，在 HPL 工艺技术

问题。但所有这些措施都会增加项目设

问世之前，赛灵思和其他 FPGA 公司必

计的材料清单成本和人力成本。

须在给定代工厂的低功耗 (LP) 工艺和

浪费电力当然不是件好事，但静态功耗还会导致一个更严重的后果，即产生热量。这种热量加上动态功耗产生

除了行业范围内普遍对漏电流的

高性能 (HP) 工艺抉择。LP 工艺用于性

的热量，会让晶体管漏电更严重，反过

担忧，部分企业降低功耗还有自己的原

能较低的移动应用，而 HP 工艺则是专

来产生的热量更多。这样会导致更大的

因。许多企业现在要么正举着“环保大

门为高性能图形芯片和 MPU 开发的。

漏电流，陷入恶性循环。如果不进行适

旗”，要么就是简单地想让自己的产品

Myron 说：“这两种工艺对 FPGA

当的冷却和功耗预算，听之任之，这种

差异化，标榜采用比同类竞争系统功耗

来说都不理想。如果选择 LP 工艺，性

漏电流生热，热导致更多漏电流的恶性

低的系统，可减少电费支出，具有更低

能就是问题，如果选择 HP 工艺，功耗

循环会缩短 IC 的使用寿命，甚至引发

的总拥有成本或运行成本。这对网络和

就会超过预期。这两者虽然有回旋余

热失控，突然导致灾难性的系统故障。

高性能计算来说尤其如此，它们需要大

地，但不能满足我们的需要。”

据广泛报道，这是微软初始版本 Xbox

型高散热系统全天候可靠运行。这些计

360的核心器件 Nvidia ASIC 的常见问

算集群及其冷却系统的用电成本极高，

题，导致大规模的召回和重新设计。

所以如果每颗芯片能够节电几瓦，加起

许多设计小组不得不自己想尽办法来解决静态功耗引发的问题（见

来就非常可观。当然，任何电池供电的系统都把功耗视为优先考虑因素，因为

EDN 文章“《大幅降低功耗》http://

功耗会直接影响电池充电或更换前的运

www.edn.com/article/460106-Taking_

行时间长短。

Myron 继续道，FPGA 已经在大量应用中得到广泛使用，“但它们还不能完全满足图形芯片的性能要求以及商用移动电话中的 ASIC 的极低功耗要求。”Myron 说，通过共同研发 FPGA 专用工艺，台积电和赛灵思找到了兼具高速度和低漏电流的晶体管理想组合。

a_bite_out_of_power_techniques_for_

虽然 FPGA 要在商用移动电话（为

Myron 表示（见图 1）：“采用 HPL，

low_power_ASIC_design.php” ）。部

数不多的产品销售数量大到适合采用

我们能够定制工艺，使其处于 FPGA 应

赛灵思中国通讯

41 期

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用的性能及功耗要求的理想平衡点上。

赛灵思 7 系列的所有 3 个 FPGA

趋成熟，在此，FPGA 芯片仅作为平台

由于我们的器件能够不偏不倚地满足性

产品系列和新推出的 ZynqTM-7000 可扩

的基础，而不是系统解决方案的全部。

能-功耗要求，这意味着客户不必走性能

展处理平台均采用这种专为 FPGA 优化

按照随 Virtex-6 和 Spartan®-6 FPGA 推

或功耗的极端，从而让设计能够发挥最

的 HPL 工艺。赛灵思在这些器件的所有

出的赛灵思可编程平台战略（见赛灵思

大的功效。”

FPGA 结构中均采用统一的方法（即基

中国通讯第33期封面文章），赛灵思提

Myron 说，HPL 的关键优势之

于小型高能效模块的统一 ASMBLTM 架

供的不仅是高级芯片，还包括特定市场

一，是较 28nm HP 工艺有更大的电压

构）来处理。这样客户就能够在所有这

开发板、专用开发板、IP 核、工具及技

余量。这样用户就能在更大的 Vcc 值

ϧ䮼䩜ᇍ FPGA Ӭ࣪ⱘ 28HPL Ꮉ㡎

范围内运行器件，实现灵活的功耗/性能策略，而这是采用 28nm HP 工艺所无法实现的。如图 2 所示，在高性

ᗻ㛑᳈催 ⓣ⬉⌕᳈ᇥ

能模式（Vcc=1V）下，28nm HPL 工艺在完成一系列 FPGA 性能指标时，

Virtex-7 Kintex-7

只需 28nmHP 工艺一半的静态功耗

模式下（Vcc=0.9V），其静态功耗比

ᗻ㛑

就实现比其更出色的性能。在低功耗

28HP

ϧ䮼䩜ᇍ FPGA Ӭ࣪ⱘ28HPLᎹ㡎

᳔䗖⫼Ѣ GPU

Arria-V

Artix-7

28nm HP 工艺降低了 70%。即是在

Stratix-V

Cyclone-V

Vcc=0.9V 的情况下，HPL 工艺的电压

28LP

余量也可以让更多的芯片进入具有出色

ᗻ㛑ϟ䰡 ⓣ⬉⌕᳈催

᳔䗖⫼Ѣ⿏ࡼ⬉䆱

性能的范畴。在这个较低的电压水平 ࡳ㗫

下，动态功耗也有近 20% 的下降。 7系列还提供另一种称为电压 ID

图 1 HPL 工艺处于 FPGA 应用的性能及功耗要求的理想平衡点上

(VID) 的模式。客户可以通过控制 Vcc 电压和发挥部分器件的额外性能来降低功耗。每个器件都存有一个电压 ID。这个可读 VID 明确指出该器件在仍能满足性能规范条件下可运行的最低电压。这种额外的余量令人振奋的是，为设计人员提供了更多选择。Myron 说： “客户可以选用 7 系列器件来实现他们现有的设计，同时让现有设计的功耗减半。或者他们可以保持原有的功耗水平，为系统增加更多功能，直到达到余量。这样可以降低系统总体功耗，节省板级空间，提高性能，同时大幅降低系统总成本。”

些器件系列中更轻松进行设计移植：低

术文档，有助于客户迅速开展创新。

成本低功耗 ArtixTM-7 FPGA；具有业界

Myron 提到，转向使用优化的工

最佳性价比的Kintex TM-7；具有业界最

艺和统一架构，在半导体行业中并非史

佳性能和最大容量的 Virtex -7；以及集

无前例或者是走极端，它只是把英特尔

成了嵌入式 ARM 双核CortexTM-A9处理

公司率先提出的、且在过去五年得到

器，主要面向嵌入式应用的 Zynq-7000

了成功部署的一套战略用到 FPGA 上

可扩展处理平台（请参阅赛灵思中国通

（见白皮书《在 Intel Core 微处理器

讯第40期）。

架构内》，http://software.intel.com/

虽然同类 FPGA 竞争产品继续采用

ﬁle/18374/ ）。

HP 工艺和 LP 工艺来实现单一架构的各

曾供职于英特尔公司的 Myron 表

种变体，但赛灵思坚信采用专为 FPGA

示：“2006 年，英特尔停止使用多种

定制的工艺实现的统一芯片架构，可推

微处理器架构，采用单一芯片工艺实现

动作为一种可编程平台的FPGA 技术日

了其功能最为强大的统一硬件架构 —

2011年秋季刊

封面专题

100

ⓣ⬉⌕ᗻ㛑

GPUsⱘ催ࡳ㗫ऎඳ

๲ࡴ

Vt 28 HP 28 HPL 28 LP

2 1

᳈催ᗻ㛑 ࡳ㗫↨ FPGAsⱘԢࡳ㗫ऎඳ

0.1 0.6

0.7

0.8

0.9

1.1

1.2

1.3

1.4

1.5

1.6

ᗻ㛑

图 2 28nm HPL 工艺、28nm 高性能 (HP) 工艺和 28nm 低功耗 (LP) 工艺的性能及漏电流对比

Intel Core 微处理器架构，并将其应用

程中，赛灵思采用高介电层金属闸

于从高端计算服务器到移动笔记本产品

(HKMG) HPL 工艺仅仅是迈出了第一

赛灵思功耗专家兼杰出工程师 Matt

等多个产品线。为什么像英特尔这样看

步，而调整 7 系列器件架构，则又迈出

Klein 一直参与赛灵思 FPGA 的降耗工

似有无穷资源可以利用的公司会专注于

一步。在此前的 FPGA 产品中，赛灵思

作。他说 FPGA逻辑的动态功耗可根据

一种硬件架构？答案是他们只想做一件

允许用户采用电源门控技术来关断未使

标准“CV平方f”等式计算得出：

事，并把它做好。那就是集中资源打造

用的收发器、锁相环 (PLL)、数字时钟

出出色的统一架构：既可通过扩展用于

管理器和 I/O。而在 7 系列 FPGA 中，

满足不同应用需求，同时还可让客户基

设计人员可以用同样的方法来禁用未使

本无需重新设计，就可以轻松地把同一

用的 block RAM 模块。由于block RAM

架构用于多个应用。”

模块的漏电流占给定器件总漏电流的

Myron 表示，对赛灵思来说当然也是如此。“通过为 7 系列 FPGA 选择通用架构，我们可以让我们的软件工程队伍专注于优化结果质量，无需分心于多个产品系列。无独有偶，我们的客户也强烈希望用类似的方式来优化 IP 核重用。与跨越多个不同的架构相比，维护统一架构有助于用最小的工作量实现 IP 核重用。” 在“降低静态功耗”的发展历

赛灵思中国通讯

41 期

30% 之多，因此电源门控技术确实能起到明显的效果。

降低动态功耗

等式中的“C”即电容。赛灵思 FPGA 中众多模块的架构经过精心设计，可大幅降低电容，从而能够实现较低的动态功耗。赛灵思还对部分模块的架构进行了重新设计，使之更紧凑，电容得到了进一步降低。Klein 说：“赛灵

降低系统总功耗

思 FPGA 中部分模块（包括 DSP48 模

Myron 说，虽然选用高介电层金属

块）的动态功耗均低于其他 28nm FPGA

闸 (HKMG) HPL 芯片工艺已经显著降

中的模块，即使是工作在高于 0.85V 的

低了静态功耗和动态功耗，但赛灵思又

标准 1V 电压下。使用赛灵思提供的电

进一步采取措施来减少 7 系列器件的系

压调节功能，还可以进一步降低动态功

统总功耗，即从由静态漏电流、动态功

耗。”另外他还提到，fclk，即频率，会

耗、I/O 功耗和收发器功耗组成的系统

呈“线性方式”影响动态功耗。

总功耗入手（见图 3）。

Klein 说，用户也可以放大“阿尔

封面专题

法”，即他们的设计的活动因数，采用

号用于在本地门控时钟，同时阻止触发

RAM 模块。输出的数据可能会被下游

智能时钟门控技术来降低动态功耗。运

器翻转。现在采用这种硬件，ISE® 设

使用，但有时是通过被称为“sel”的多

用这种方法，设计人员可以控制给定

计工具会寻找触发器输出未被下游目标

路复用器控制信号选中。首先，如果没

模块的活动。但是，这种技术的实现

使用的情况，自动抑制不必要的开关

有发生写入或者读取地址自上一个周期

需要花费相当长的时间，特别是在大型

操作。这可通过逻辑检查和后综合来完

以来没有变动，就不必启用 block RAM

FPGA 设计中，所以大多数 FPGA 用户

成。随后 ISE ® 设计工具生成本地时钟

模块。其次，如果在给定周期内系统没

一般不会使用。

使能端信号。用户可以在映射阶段使用

有使用 block RAM 模块的输出，就不必

-power high 或者 -power XE 选项来激

为读取而启用 block RAM 模块。

但是 Klein 表示还有其他的办法。他说所有的 7 系列 FPGA 都有时钟分

活这些功能。

与生成触发器时钟使能信号的方

层结构，可以让设计人员在盖顶设计中

Klein 表示，这种自动智能时钟门

法类似，ISE 会自动逐周期地生成时钟

编程，只启用需要的时钟资源。这样可

控技术可将逻辑动态功耗降低多达 30%

使能 (CE) 信号。Klein 说：“对 block

以大幅地降低时钟负载功耗。另外，设

（平均达到18%）。他说：“用于生成

RAM 模块来说，降耗水平更为明显。

计人员还可以分三级进行时钟门控：全

智能逻辑门控的逻辑门数不到总逻辑门

我们发现 block RAM 模块最高降耗幅

局时钟门控、区域时钟门控，以及借助

数的 1%，所以对降低动态功耗来说是

本地资源（比如触发器）上的时钟使能

个福音。”

(CE) 信号实现的时钟门控。

开销微乎其微。赛灵思还提供 CORE

用户还可对 block RAM 模块采用

Klein 说：“在赛灵思 FPGA 中，

智能时钟门控技术。大多数设计人员和

每个 slice 上基本有 8 个触发器，它们

综合工具会把 block RAM 模块的时钟

共享一个通用的时钟使能端信号，不过

使能端置于静态的“1”。Klein 建议考

与以往的架构不同，这个时钟使能端信

虑一下有地址输入和数据输出的 block

Ⳃࠡ FPGA ࡳ㗫乘ㅫ

䕗Ԣⱘ FPGA ࡳ㗫乘ㅫ

度达 70%，平均也有 30%，同时逻辑 GeneratorTM 和 XST 供用户选择，用于构建高能效 block RAM 模块阵列，可将阵列中 block RAM 模块的功耗降低多达 75%。”

ᦤ催㋏㒳ᗻ㛑

ᬊথ఼ࡳ㗫

ᘏࡳ㗫

7 ㋏߫߯ᮄ 䞡ᮄᶊᵘⱘᬊথ఼

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% 60

I/O ࡳ㗫

໮῵ I/O ᥻ࠊ ᱎ㛑ᯊ䩳䮼᥻

᳔໻䴭ᗕࡳ㗫

65%

ࡳ⥛ߚ㑻੠⬉य़䇗㡖 HPL Ꮉ㡎

图 3 赛灵思通过优化 7 系列器件的各项功耗，使其相对前代器件而言，总功耗降低一半以上

2011年秋季刊

封面专题

降低 I/O 功耗当然，总体系统功耗的范畴不局限于静态功耗和动态功耗，还包括另外两种类型的功耗，即I/O 功耗和收发器功耗。

对高性能存储器接口而言，7 系列

场的需求。我们还大幅降低了 Virtex-7

FPGA 相对 Virtex-6 及其它 FPGA 新增

GTH 的功耗。”7 系列 FPGA 这个器件

的这些功能带来了巨大优势。

集成有多达 96 个收发器，用于高带宽应用。他说：“在收发器功耗成为总体

降低收发器功耗

功耗的主要组成部分的情况下，这项性

为降低高速 I/O 的功耗，赛灵思新

在器件总体功耗中，收发器的功

增了多模 I/O 控制功能，并对其收发器

耗也占着较大的比例。Myron 表示，赛

的架构进行了重新设计。Klein 表示，多模 I/O 控制功能能够显著降低 I/O 耗电，尤其是对存储器接口而言。在存储

能让我们与同类 28nm 竞争产品的收发器功耗不相伯仲。”

灵思首次宣布用其 XPower Estimator

功率分级和电压调节

(XPE) 工具测得的 7 系列功耗估计值时，最初提供的收发器功耗值相当保

7系列最值得关注的节能创新之一

守。自那时起，赛灵思又对 GTP 和

是赛灵思能够为客户提供器件的功率分

GTH 收发器的功耗进行了进一步优化，

级和电压调节选项，这样能够在确保与

这些新的 I/O 降耗功能中第一种

并将其工具与芯片结果相关联。最新版

标准版本相同的性能情况下进一步降低

功能在存储器写操作过程中很有价值：

本的 XPE（13.2 版）能够更加准确地

功耗。Myron 说：“实现这项性能所倚

在写入到诸如 DDR2 和 DDR3等外部

反映新的功耗值。

靠的，是通用 28nm HPL 工艺提供的预

器写入状态下最高可节电 50%，而在存储器闲置状态下最高则可节电 75%。

存储器器件过程中，I/O 硬件会自动禁用 IBUF（输入缓存）。Klein 说：“由

留空间，也就是说没有其他 28nm 厂商

Myron 说：“在相同性能水平下，

可以提供如此出色的功耗优化选项。赛

Artix-7 GTP（性能高达 6.75Gbps）收

灵思是怎么做到的呢？我们不妨首先来

于输入缓存是一个参考接收器，不管翻

发器的总体功耗比 Spartan-6 GTP 的低

转率是多少，它都会消耗直流电。所以

60%。我们这样做的目的，是为了满足

线上的所有器件都运行在 1V 电压下，

要求绝对最低功耗和最低成本的低端市

有各自的标称静态功耗和动态功耗。然

现在在存储器写操作过程中，直流电被

看一下标准器件的分布图[图 4]，该曲

切断，节电幅度与写入比例成比例。与仅禁用终端相比，在存储器写操作过程中，多模 I/O 控制功能可让总体功耗多节省一半。” 7 ㋏߫-2LE VCCINT = 0.9V

I/O 降耗功能是用户能够在存储器总线闲置时禁用 IBUF和终端。Klein 说： “一般来说，在总线闲置期间应离开存

ߚᏗ

所有 7 系列 FPGA 采用的第二个

7 ㋏߫-2LE VCCINT = 1V

7 ㋏߫ C-㑻߿ VCCINT = 1V Leakier

䗳ᑺ䕗᜶

䗳ᑺ䕗ᖿ

㒱ᇍ䗳ᑺ

ϔϾ఼ӊˈϸ⾡⬉य़

储器总线，但这样看上去像存储器读操

C-㑻߿఼ӊ

-2LE (1V)

-2LE (0.9V)

作。如果没有这种[禁用]功能，终端和

VCCINT

0.9V

IBUF 都会消耗电力。禁用比启用终端

䴭ᗕࡳ㗫

ᷛ⿄ؐ

-45%

-55%

ࡼᗕࡳ㗫

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ᷛ⿄

-20%

和输入接收器时，7 系列 FPGA 的 I/O • ᅠᭈⱘ -2 㑻ᗻ㛑ˈ᪡԰⏽ᑺ催䖒 100°C • ㄯ䗝ৢৃ⒵䎇ᗻ㛑੠ࡳ㗫㽕∖ • ᷛ‫ߚޚ‬㑻Ꮉ㡎

功耗可降低 75%。”

• ໻㑺 -1 㑻߿ⱘᗻ㛑ˈ᪡԰⏽ᑺ催䖒100°C • ㄯ䗝ҹঞ⬉य़䇗㡖ৢ • 乱໪ⱘࡳ㗫䰡Ԣ

赛灵思还把 VCCAUX 电压从 2.5V 降至 1.8V，这样可以将 PLL、IDELAY、输入/输出缓存和配置逻辑等所有用 VCCAUX 供电的模块的功耗降低近 30%。

赛灵思中国通讯

41 期

图 4 28nm HPL 工艺的预留空间可实现功率分级和电压调节功能

封面专题

Kintex-7 FPGA ࡳ㗫Ԅ䅵఼Ԅ䅵㒧ᵰ ϢԄ䅵఼Ꮉ‫⌟݋‬ᕫⱘ㒧ᵰ㋻ᆚ݇㘨

ᅲ䰙⹀ӊᷛ‫⌟ޚ‬䆩㒧ᵰ

vs. 䴭ᗕࡳ㗫: 3.6 W ᘏࡳ㗫: 6.5 W

䴭ᗕࡳ㗫: 0.9 W ᘏࡳ㗫: 3.1 W

䞛⫼ৠḋⱘখ㗗䆒䅵Ǆ 佪ℒ 28nm 㢃⠛䆕ᅲৃᇚࡳ㗫䰡Ԣ 50% ҹϞ Close correlation with estimator tool results

图 5 Xpower Estimator (XPE) 工具可以让设计小组更好地评估赛灵思 FPGA 的功耗特性，并与同类竞争产品进行比较

后我们剔除速度太慢或漏电流太大的

方法，赛灵思坚信 7 系列是创新史上的

列产品变动的最新数据。该版本还提供

器件，就得到 -2L 级器件的分布图。-

又一里程碑。赛灵思将各项标准测试结

重新架构的 GTP 和 GTH 收发器的较低

2L 级器件都工作在相同的 1V 核心电压

果综合在一起，证明 7 系列是用户准备

功耗数据。根据普遍的需要，该版本的

下，因此能够提供与商用或工业用器件

用 FPGA 实现的各种应用的理想选择。

工具还为客户提供了必要的最高功耗数

相同的 -2L 级性能，而且最高工作温度

客户既可以通过下列网址：http://www.

据，便于他们进行最恶劣情况下的电源

能够达到 100℃。-2LE 级器件能够降

xilinx.com/cn/publications/technology/

和热性能设计。

低静态功耗 45%，是标准分级工艺的产

power-advantage/7-seriespower-

品，故其供货毫无问题。我们然后取出

benchmark-summary.pdf ，查阅赛灵思

准测试结果的更多信息，敬请登录：

-2LE 器件，筛选出能够在 0.9V 下运行

公布的一系列标准测试结果，也可访问

的器件。通过降低核心电压至 0.9V，功

如下网站：http://s e m i n a r 2 . t e c h

www.xilinx.com/cn/power ，参阅题为

耗优化的 -2LE 级器件与标准商用器件

o n l i n e . c o m /registration/wcIndex.

相比，可实现高达 55% 的静态功耗和

cgi?sessionID=xilinx_jun1411 ，观看

20% 的动态功耗下降。”

TechOnline 网络研讨会。

标准测试结果证明一切

掌握工具

虽然竞争对手可能会辩称赛灵思在

最新版 XPE 功耗估计器工具（即

28nm 节点上使用的是以不变应万变的

13.2 版）（图 5）提供了反映近期 7 系

关于 7 系列器件的功耗管理和标

《降低赛灵思 28nm 7系列 FPGA 的功耗》的白皮书。如欲进一步了解 7 系列的功耗优势，敬请访问：http://www.xilinx.com/

cn/products/technology/power/index. htm。

2011年秋季刊

科研应用中的赛灵思

麻省理工学院教授使用将 ARM AXI 4 用于 FPGAESL ，工具和 FPGA 开展系统架构教学把恒星装入瓶中作者: Clive (Max) Maxﬁeld Maxﬁeld 高科技咨询公司总裁 max@CliveMaxfield.com

作者：Billy Huang 博士研究员英国杜伦大学/卡尔汉姆聚变能研究中心 (CCFE) Billy.huang@ccfe.ac.uk Roddy Vann 博士助理教授英国约克大学 Roddy.vann@york.ac.uk Graham Naylor 博士 MAST 等离子诊断和控制部主任卡尔汉姆聚变能研究中心 (CCFE) Graham.naylor@ccfe.ac.uk Vladimir Shevchenko 高级物理学家卡尔汉姆聚变能研究中心 (CCFE) Vladimir.shevchenko@ccfe.ac.uk Simon Freethy 博士研究员英国约克大学/CCFE Simon.freethy@ccfe.ac.uk

赛灵思中国通讯

41 期

科研应用中的赛灵思

英国的聚变研究人员以赛灵思技术为基础，采用最新的 ARM AXI 4 接口，开发出一种用于合成孔径成像的数据采集系统。

聚

变能是氢原子在极高的温度条件下聚合为更大的原子时所释放出的能量。这也是包括太阳在内的所有恒星的能量来源。要在地球上产生聚变能，我们需要在一个磁瓶（也称

为托卡马克装置，见图 1）装置中将电离氢气（称为“等离子体”）加热至 1 亿开以上。聚变科学家的终极目标就是建造出能够使用氢燃料的核聚变电站，氢燃料在地球上大量存在且很容易获得。位于英国牛津附近的卡尔汉姆聚变能研究中心 (CCFE) 是一家世界领先的聚变能研究机构，该中心的科研小组正在致力于氢燃料聚变电站的研究。实际上，地球上可用于聚变的燃料非常充足，足以满足我们上百万年的能源需求。问题在于聚变的难度极大，就像把恒星装入瓶子中一样困难。国际 ITER 项目是一项耗资 200 亿美元的世界上规模最大的地面科研项目，将首次使聚变能实现产业化。目前正在法国南部建造的 ITER—— 其名称在拉丁语中的意思为“方法”——预计将在二十年内投入运营（见http://www.iter.org/ ）。聚变研究的主要工作之一是实时测量聚变等离子体。每种诊断方法都有自己的要求。在 CCFE (http://www.ccfe.ac.uk/ )，我们开发出一种诊断方法可以把等离子体发出的微波进行成像，用于测量其中的电流。为此，我们决定设计一种合成孔径成像系统。

评估微波相位合成孔径成像使用相位天线阵列（见图 2），其工作方式与人耳类似。如果身体右侧有噪声，那么声音到达右耳的时间就会早于左耳。用另一种方法来表述这种情况，就是声音以不同的相位到达双耳。人脑会把这种相位差异解读为方向性。相同的方法，我们通过考虑天线阵列检测到的微波的相位，就可以确定微波的源头。利用这一原理，我们就可以使用相位天线阵列重新合成等离子体的边缘图。射频 (RF) 系统（见图 3）负责把每个天线接收到的频率在 6GHz 至 40GHz 的信号降频转换为 250MHz 带宽的信号，供 FPGA 数据采集箱进行处理。250MHz 带宽是模数转换器 (ADC) 的时钟要求。我们使用的 8 副天线中，共有 16 条通道需要进行数字化处理（使用两倍的通道数量是为了区分信号中的实部和虚部，从数学意义上解释，就是信号相移 90 度而造成的）。该系统必须在 250MHz 频率下以 14 位精度从 16 个模拟通道中连续采集数据 0.5 秒。随后将 14 位打包为 2 个字节，那么总共要求 32字节X 0.25Gbps= 8Gbps 的速度。这样就需要在 0.5 秒内采集

2011年秋季刊

科研应用中的赛灵思

1 月，当时赛灵思发布了 ISE ® 设计

PCore 可以以 AXI External Master 的形

软件的修订版本，能够支持 ARM 的

式附加给 Xilinx Platform Studio (XPS)

AMBA AXI4 接口协议。在此之前硬件已经存在，但缺少能够充分发挥其潜能

速度向 DDR3 存储器中传输数据。AXI

AXI4 问世之前

编程简便，采用独立的读写通道，可以

Virtex-6 上的 MicroBlazeTM 处理器必须能够访问 DDR3 SDRAM 存储器，这样 Linux 才能访问我们采集到的实时数据。为此，我们必须采用一个能同时被到 4Gb 的数据，并要求 FPGA 板配备 FPGA 夹层卡 (FMC) 接口，以便能够灵活地选择 ADC 厂商并满足未来的可移

两种解决方案都能够以 5Gbps 的

的手段。

为满足我们系统的需要，位于图 1 CCFE 的兆安级球形托卡马克装置 (MAST) 形状独特，更像是去了核的苹果，而非传统的面包圈形状。设备内部清晰的图像显示出 “瓶中恒星”的效果。

里的MicroBlaze 系统。

MicroBlaze 总线和实时串流 IP 访问的存储器控制器。起初我们试图使用 PLB

实现非常高的存储速度。XPS 工具则为 AXI 设计赋予了极大的灵活性。我们把这种灵活性转化为我们的优势，例如我们可以根据需要只选择一条写入通道，从而能够简化逻辑设计，释放更多资源。

软处理器界面

总线，但发现基于 PLB 的存储器控制器

这款赛灵思工具集有一项独特的

存在局限性，使我们无法在要求的频率

功能，即 MicroBlaze 软处理器。它的

下连接 64 位宽的接口，而只能提供 32

“软”在于能够使用 FGPA 逻辑。在赛

位宽。我们意识到这个任务会很艰难，

灵思及其合作伙伴的努力下，该处理器

解决方案应使用两个赛灵思的 Virtex -6

我们又编写了一个能够通过低层 NPI 协

能够得到主流 Linux 内核的全面支持。

LX240T ML605 板与两个 4DSP 公司的

议直接与存储器控制器进行通信的内

我们被这种努力所打动，决定把开发工

FMC108（8 通道）ADC 板相结合。那

核，但只能实现 2Gbps 的速率。虽然

作放在 Linux 环境中进行。

时，8Gbps 的数据速率就是天文数字，

这个速率已经令人惊叹，而且打破了我

事实上现在仍然是。我们原本可以采用

们能够实现的所有速度记录，但仍然不

分而治之，各个击破的方法，即使用更

能满足我们的要求。

植性需求。同时还需要使用我们内部开发的FMC 数字 I/O 板。在 2010 年夏天，我们认为理想的 ®

多的 FPGA 板，并让每个板处理更少

这项功能的意义在于，我们可以给 FPGA 系统构建一个类似 PC 的界面。这样做的意义非常重大，例如，可以在

幸运的是赛灵思随后推出了

的通道数量。但是，这样做会增加系统

FPGA 上实现 Web 和 SSH 服务器。我

AXI4 互联和存储器控制器，能够以

的成本和尺寸。

们可以在 Linux 下安装 System ACETM

400MHz 的双倍数据速率（每秒 8 亿

闪存（格式化为 MSDOS），这样我们

实际上，能够真正为我们解决

次事务处理）对整个 64 位宽度实现完

就可以远程更新固件。

这个设计难题的技术出现在 2011 年

全访问。这样可以有效实现 6.4Gbps 的数据吞吐能力，这个速度已经超过了我们要求的每板 4Gbps的速度。这正是我们所需要的。我们实际上找到了两种实现这个速度的途径：一个是修改 axi_v6_ddrx 存储器控制器（隐含在AXI 互联层下）。另一种方法是用系统生成器 (System

图 2 使用新颖的 PCB 天线的微波成像相位天线阵列

赛灵思中国通讯

41 期

Generator) 生成 AXI Master PCore。

网络流鉴于我们能够在 0.5 秒内在每个 FPGA 板上采集 2Gb 的数据，我们现在要解决的问题是如何在合理的时间内通过标准的接口将数据从 FPGA 板上输出。实践证明，在 Linux 环境中使用简单协议（比如 UDP），利用 MicroBlaze 处理器通过千兆位以太网

科研应用中的赛灵思

进入用户区域的时延）。我们还准备测

弦的周期为 8ns，相当于 360 度。如果

量 FPGA 之间的时延，预计会更低。

我们需要 5 度的相位精度，我们能够容忍的最大歪斜为8X (5/360)=111ps。这

时钟同步

种程度的精度很难实现，因为即便是光

我们的托卡马克装置有许多诊断装

在这么短的时间内也只能行进 3.3cm。

置和系统，它们都需要同步为 10MHz

我们为两块板子设计的固件完全相

的全局实验时钟。我们从这个时钟信号

同。我们使用 DIP 开关来启用或者停用

中派生出 250MHz 的数据采集时钟，同

每块板子需要的不同功能。这样可以大

时这个派生出的信号还为 ADC 板提供时钟。剩余的 FPGA 逻辑则由板载晶振

幅度地节省开发时间，因为我们只需要对固件进行一次综合。时钟由两块板中的一块生成，然

时钟来驱动。

后通过两个临近的 SMA 端口输出，随

我们的系统有一个特别的地方，

后反馈到与每块 FPGA 板的 FMC 端

就是不会连续发送实验时钟，只在有

口相连的 ADC 板（使用相等长度的线

触发事件的时候发送大约 10 秒钟。

缆）。这样可以保证每块板都能够精确

在此期间之外，我们需要切换到内部

地运行在相同的时钟上，唯一的相位差

所实现的网络速度太慢，只能达到 0.5

生成的时钟。因此我们需要在两个时

是信号离开 FPGA 板时两个 SMA 端口

Mb/s。以这种速率下载 0.5 秒内采集的

钟之间来回切换，即在外部时钟和内

图 3 连接到 MAST 托卡马克装置的 RF 电子设备能够将接收到的 6GHz 至 40GHz 的信号降频为 250MHz 带宽信号，供 FPGA 数据采集盒处理。

数据，我们需要等上一个多小时！很明显，我们需要对设计进行深层研究。我们的解决方案是采用自主开发的 FireStark 协议，它是一种基于 UDP 的协议，位于 AXI 以太网 DMA 驱动程

之间的相位差。图 4 更加清楚地说明了这种设计方法。

部时钟间切换。对两个 FPGA 板有一个重要要求，

外部 10MHz 时钟按同样的方式完成时钟信号到达、发送、再回到两个

就是它们必须精确同步。在理想情况

ADC 的过程，也就是说，外部触发采用

下，我们的采样周期为 4ns，那么在所

与内部时钟相同的方法来确保两块板都

期望的最高频率下 ADC 的可读输入正

能够实现同步触发。

序内部。通过调整 MicroBlaze Linux 内核驱动程序和把 FPGA 放在专用网络上，我们现在能够在 60 秒内完成对整个 2Gb 数据的下载，速度提高 70 倍。

ADC [FMC]

如果使用高达 6Kb 的巨型帧进行测试，速度还可以翻倍，即超过 70Mb/s。关键之处在于，这说明使用 DMA，即便是在较慢的 100MHz 的 MicroBlaze 时钟下，也能够在存储器和网络之间实现

FPGA

MMCM 250 MHz

Internal 10 MHz

BUFGMUX CTRL

极高的数据吞吐能力。 FPGA 到 PC 机的时延经测量为 129µs +/- 13µs（真正的时延会更低，

ADC [FMC]

FPGA

External 10 MHz

因为该测量值包含数据包穿越交换机、通过 PC 内核、到达网络堆栈以及最终

图 4 两个 FPGA 板必须精确同步，图中的时钟原理可以确保这种一致性。

2011年秋季刊

科研应用中的赛灵思

赛灵思架构另一个对我们有帮助的功能是 FPGA 夹层卡 (FMC) 接插件。严格地说，这并非是 FPGA 的一项特有功能，而是 FPGA 板的一项特有功能。即便如此，经实践证明这是一项非常有用的功能，能够与 Virtex-6 有效配合。 FMC 接插件包含高频时钟引脚，可以连接到 ML605 板上 Virtex-6 的时钟功能引脚上。这样可以通过 FMC 把时钟信号发送到 FPGA 中。这种做法的优势在于我们只需要一个时钟进入点。

使用赛灵思工具套件赛灵思提供了许多有助于 FPGA 系统开发的工具。我们用过的不在少数。我们使用项目浏览器进行手动 VHDL 和 Verilog 编码。此外，可以利用其图形界面生成“原理图”，用于可图 5 FPAG 数据采样盒由赛灵思的 ML605 评估板、4DSP 的 FMC108 ADC 板和我们自己开发的 FMC/ PMOD 插头板组成。我们把 ADC SSMC 接插件在内部连接到前板上的 SMA 隔板上，以延长 ADC 模拟连线的寿命。

我们还充分发挥 BUFGMUX_CTRL

独特的性能带来的优势我们在设计中充分利用了赛灵思 FPGA 架构提供的一些新颖的功能。例

和 IDDR 原语的作用。由于我们的系统需要在内部时钟和外部 10MHz 时钟之

视化地创建逻辑。不过我们发现项目浏览器是一个底层工具，虽然我们可以轻松地完成触发器（单数位）运算，但扩展到更大数位的运算就会变得相当复杂。我们发现项目浏览器对底层时钟设计最有用。它能够让我们准确地控制由

如，我们使用IODELAY 原语在引脚上调

间切换，非常重要的是这种切换不得产

整路径时延，这样我们就能够补偿走线

生脉冲。运用 BUFGMUX_CTRL原语

长度的差异。这项功能非常重要，因为

可以保证这一点。该原语还可用于标准

从 ADC 到 FMC 的数据路径长度不等。

逻辑，比如触发器（不一定是用于时

如果我们不补偿路径时延，ADC 输出的

钟的）。但是需要将属性 IGNORE0、

钟频率驱动的设计（但不局限于这种情

数据就是无用数据。ADC 输出的数据

IGNORE1 设置为 1，以绕开去脉冲电

况）。系统生成器使用简单，能够访问

在 250MHz 时钟下以双倍的速率输出，

路，否则逻辑不能通过。

因此有效数据单元之间的时间间隔仅有 2ns。IODELAY 可以让我们按 125ps 的步长非常精确地调整数据路径。

同时，ADC 以 DDR 格式提供数据，即数据在时钟上升沿和下降沿均有效。要把这些数据恢复为单数据速

哪个时钟驱动特定的逻辑。对于高级逻辑设计，我们使用系统生成器。它特别适用于逻辑由单一时

大量 IP 核，比如 FFT、除法器生成器和滤波器。另外，可以把逻辑轻松地连接到 MicroBlaze 处理器中，用作读/写寄存器和共享存储器。该工具能够自动创建外设核心 (PCore)，并将其添加到

同样重要的是混合模式时钟管理器

率 (SDR)，需要使用被硬连线在 I/O 焊

(MMCM)，它的作用是执行诸如乘法和

盘上的 IDDR 原语。它有一个单数据引

相移等时钟管理任务。在级联模式下，

脚输入，两个数据引脚输出。我们使用

即把一个 MMCM 与另一个相连，我们

SAME_EDGE_PIPELINED 属性，保证数

可以使用原始的 10MHz 时钟生成多种

据同时在两个引脚上都有效，这样可以

时钟。这其中就包括 250MHz 的 ADC

减少其它逻辑。这样做会增加一个时延周

200MHz。我们把最后生成的 NGC 文

采样时钟以及我们用于其它目的的其它

期，但对我们来说这点时延可以接受。

件导入到 XPS 中用作 PCore。我们通

我们使用 CORE GeneratorTM 调节 ADC FIFO 的参数。FIFO 必须是 256 位宽度，写入时钟125MHz，读取时钟

过创建必要的 .mpd、.pao 和 .bbd 文件

时钟。

XPS 项目中。

赛灵思中国通讯

41 期

科研应用中的赛灵思

来手动完成这项工作。

最后，我们使用赛灵思软件开发

Impact 工具可以帮助我们对

套件 (SDK) 来开发运行在处理器上的

FPGA 编程，还能生成 SystemACE TM

程序。实际上，开始的时候我们只需

问题。我们准备让 PlanAhead 发挥出极致，来缩短编译时间。我们对新型 Zynq TM-7000 可扩展

文件，用于将固件永久存入压缩闪存

要运行一个程序，就是 SREC 引导程

处理平台的新功能感到欢欣鼓舞（见赛

(CompactFlash) 中。压缩闪存的工作

序。由于压缩闪存使用的是 FAT 文件

灵思中国通讯第 40 期的封面报道）。

非常可靠，但值得注意的是它会给我们

系统，所以用于访问 SREC 程序（也

的系统提出一项额外的要求（见下面的

在闪存上）的库文件会使生成的可执行

还是 MicroBlaze 能够凭借其自身的软

SDK 一段）。

文件变大。我们需要停止调试，进行

特性和 10 余年的开发基础继续生存下

由于我们需要在我们的系统中植入 MicroBlaze 处理器，因此我们需要可创建该处理器系统的工具，即赛灵思 Platform Studio。XPS 是一种全面的工具套件，可以让用户创建以处理器为中心的系统。在它的帮助下，用户可以借助向导来建立所需的链接。用户还

优化，并使用“mbstrip –g <elf_file_

去，都还有待观察。将来的缓存一致

name>”作为编译后命令，来缩小文

型多处理器 MicroBlaze 系统能否超越

件的大小。即使完成所有这些步骤后，

ARM® 双核 CortexTM-A9 MPCoreTM 的

我们得到的仍然是一个比较大的 91Kb 的可执行文件。因此，我们必须增加内部 BRAM，才能使用这样大小的可执行文件初始化比特流。

可以使用 Create IP 向导植入由 CORE

另一个需要解决的问题是 Virtex-6

Generator 生成的 IP 核。它现在还包含

的编译时间太长。赛灵思的软件

高性能 AXI4 片上互联。

不过，Zynq 是否会淘汰 MicroBlaze，

PlanAheadTM 能够有力地帮助解决这个

性能呢？Zynq 或MicroBlaze 的物理地址扩展能否促成地址空间超过 32 位的更强大的系统，从而实现 4Gb以上的 RAM 呢？我们只需等待，看时间如何回答这个问题。

尖端系统最后，我们采用最先进的赛灵思技术，开发出了一套在 FPGA 领域中处于尖端地位的全功能数据采集系统（见图 5）。它的实时采集速度可达 10Gbps （或者 80Gbps），而最后的成本只有不足 1.5 万美元。我们希望这项技术能够用于世界上最大的聚变实验项目，比如 ITER 项目（图 6）。聚变能是人类试图克服的最艰巨的技术挑战之一。FPGA 凭借其在各个方面独特的优势，正在帮助我们攻克这个难题。我们的聚变研究设备使用最先进的 AXI4 互联技术和赛灵思工具流程，通过融合 Virtex-6 FPGA 的性能优势，能够在小巧紧凑的系统上实现极高的数据率。这个新网站（http://fusion.phys.

tue.nl/fpga/doku.php ）将成为沟通思路和交换材料的绝佳场所，可帮助人们更好地将 FPGA 技术应用于聚变设备的开发。图 6 该 ITER 托卡马克装置目前正在法国南部建造，建成后能够产生 500 兆瓦巨变能，可为聚变电站的建立打下坚实的基础。

2011年秋季刊

手把手课堂：FPGA 101

利用可编程振荡器增强 FPGA 应用时钟振荡器为高度可定制 FPGA 系统带来了灵活性与 EMI 消减等一系列独特优势。

作者: Sassan Tabatabaei SiTime 公司战略应用总监 stabatabaei@sitime.com

今复杂的 FPGA 含有众多用

当

于实现各种电路与系统的功能块，诸如逻辑阵列、存储器、

DSP 模块、处理器、用于时序生成的锁相环 (PLL) 和延迟锁定环 (DLL)、标准 I/O、高速数字收发器以及并行接口（PCI、DDR 等）。这些不同的功能块通常由多个时钟驱动，FPGA 一般会综合采用外部振荡器以及内部 PLL 与 DLL 来生成时钟。系统设计人员必须决定如何综合使用外部与内部资源来实现最佳的时钟树设计。而可编程时钟振荡器用作 FPGA 系统的时序参考，可提供一系列优势。其中首要优势是为了实现时钟树优化而进行高分辨率频率选择时所带来的设计灵活性。另一个巨大优势是具有可以减少电磁干扰 (EMI) 的扩频调制功能。内在可编程的硅 MEMS 时钟振荡器架构能够帮助采用 FPGA 的系统设计人员解决许多难题。这种微型机电系统架构能够轻松整合一些其它功能，如：用于消减 EMI 的扩频时钟、用于消除抖动的数控振荡器以及高速应用中的失效保护功能。

频率选择一般系统需要一系列时钟频率。其

赛灵思中国通讯

41 期

手把手课堂：FPGA 101

中一些是标准频率，这种标准化可能是

器 (P)、反馈分频器 (M) 和后分频器 (N)

阶 PLL 中 Hin 与 H VCO 的相互关系。最

出于对行业规范强制要求的考虑（如：

来完成，如下式所示：

高 PLL 带宽取决于相位检测器的更新速

PCI Express 要求的 100MHz 频率），

率。大部分实际 PLL 的最高实际带宽极

也可能是由于得到了广泛的应用（如：

限如下式所示：

用于 SATA 的 75 MHz 或用于 PCITM 的 33.333 MHz）。上述频率与 I/O 接口关联在一起，以确保实现互操作性，因为

PLL 反馈环路形成一个限带控制系统。

接口两侧可能不属于同一系统。与此相

输出周期抖动主要取决于参考时钟相

对，用户可选择用于驱动处理器、DSP 和状态机引擎的时钟频率，以优化速

位噪声 ( PN in ) 和内部 VCO 相位噪声 (PNVCO )，如下式所示：

例如，如果 PLL 输入频率是 40MHz 并且 P=40，则最高实际 PLL 带宽是 100kHz。周期抖动通过正弦滤波器响应与相

度、功率或资源占用。

位噪声关联在一起，如图 4 所示。[1] 可

在进行速度优化时，应以最高时

输入参考时钟相位噪声和 VCO 相位噪声

以看出，周期抖动在靠近 fout /2 的频率

钟频率来驱动处理引擎，以使每秒运算

与输出相位噪声息息相关，分别通过低

偏移位置对整体 PLL 输出相位噪声更敏

f in

乘ߚ乥఼(P)

ⳌԡẔ⌟఼

f out

ৢߚ乥఼ (N)

VCO

⬉㥋⋉Ϣ⦃䏃Ⓒ⊶఼

ড作ߚ乥఼(M)

图1

次数达到最高。但是，时钟周期抖动必

须足够低，以确保最小时钟周期大于设

计的临界时序路径，否则有可能出现逻

荡器的高频时钟进行综合。此方法只有在内部 PLL 具有高频分辨率和低抖动时才有效。

乥⥛ડᑨ (dB)

辑错误。频率选择的常用方法是采用内部 FPGA PLL 对来自标准外部参考振

典型整数 PLL 方框图

-20 -40 -60

Hin ( f ) HVCO ( f )

-80

某些 FPGA 集成了内部低噪声分数 PLL，可满足所有这些要求。在这种情况下，可以采用简单的外部振荡器参考。不过，许多情况下 FPGA 会采用带有环

-100 -120 102

形 VCO 和整数反馈分频器的 PLL 来综合不同频率。这种 PLL 小巧灵活，比较容易设计和控制，而且功耗极低。不

BW 103

104

105

图 1 为整数 PLL 的一般架构。对

106

107

108

109

乥⥛‫( ⿏أ‬Hz)

图2

输入与 VCO 相位噪声传递函数示例 – 基于二阶 PLL

过，使用此类内部 PLL 时很难同时实现高分辨率与低抖动。

PLL

通滤波器和高通滤波器响应来体现，如

感。由于 PLL 带宽远低于 fout /2 ，因此

表达式中的 Hin 和 HVCO。HVCO 与 Hin 的

参考时钟一般对周期抖动产生的影响较

截止频率直接相关。图 2 说明了典型二

小，而内部 VCO 相位噪声影响更大。

PLL 输出频率的编程需综合采用预分频

2011年秋季刊

手把手课堂：FPGA 101

抖动为 10 皮秒的 56MHz 时钟。

图 5 说明了获取 56MHz 时钟的两

Hpart ( f )

种方法。第一种方法采用标准的 25MHz

-10

参考，而第二种方法采用非标准的 28MHz 参考。第一种方法需要较高的预

-20

分频比，以达到所要求的分辨率，但是

-30

会导致更高的输出抖动。第二种方法可

-40

宽，从而可以降低输出周期抖动。

以最小化 P 值而且能实现更高的 PLL 带

10-3

图4

10-2

f / f out

10-1

大多数可编程振荡器采用一个谐振

100

器单元和一个或多个 PLL 来对不同频率进行综合。传统上，石英晶体通常被选定作为稳定谐振器。不过，其封装难题

将相位噪声与周期抖动关联在一起的滤波器响应谱

更高的 PLL 带宽可以减少内部 VCO 对

高性能可编程振荡器（如 SiTime

输出周期抖动的影响，而且能够降低整

提供的振荡器）可以作为外部高分辨率

体周期抖动。大多数情况下，可以通过

振荡器来使用。在采用此类振荡器时，

设定更高的带宽来降低内部 VCO 噪声

内部 PLL 只需支持非常有限的频率综合

和改善抖动。另一方面，要实现高频率

功能，从而可以提高带宽并降低抖动。

分辨率需要更大的分频器 P 值，这会限

却限制了此类可编程振荡器的可用性。近期，硅 MEMS 振荡器大量上市，能够在稳定谐振器与高性能 PLL 方面提供高性价比的完美组合，并且适用于众多行业的标准小型封装。这种振荡器为优化 FPGA 系统中的时钟树提供了出色的

制最高 PLL 带宽。这种矛盾要求必须在

可编程外部参考振荡器的另一个

FPGA 时钟解决方案。此类时钟还可以

高分辨率和低抖动之间做出权衡。而采

优势是允许选择更高的频率作为参考。

满足高速收发器更加苛刻的抖动规格要

用外部高分辨率振荡器可以缓解这一问

这样就能够实现带宽更高的内部 PLL，

求。[2]

题，原因是高分辨率可以通过外部参考

进而降低抖动。例如，为了满足时序要

来实现。

求，某个应用可能需要采用 RMS 周期

1 MHz fin 25 MHz

Phase detector

P-25

Charge-pump & loop filter

VCO

N-2

fout 56 MHz

Period Jitter = 30 ps RMS

PLL_BW = 50 kHz M-112 (a)

28 MHz fin 28 MHz

Phase detector

P=1

Charge-pump & loop filter PLL_BW = 1.4 MHz

VCO

N-2

Period Jitter < 10 ps RMS

M-4 (b)

图5

赛灵思中国通讯

(a) 低 PLL 带宽、高抖动的架构； (b) 高 PLL 带宽、低抖动的架构。

41 期

fout 56 MHz

手把手课堂：FPGA 101

表1

EMI 消减只要在可编程振荡器中将稳定谐振器与高性能合成器配合使用，就能够轻松获得许多其它有用的时钟功能。其中之一就是用于消减 EMI 的扩频时钟

赛灵思 FPGA 演示板采用的 SiTime 可编程器件

频率范围内的整体峰值电磁辐射。SSC

器可提供宽广的 SSC 调制范围——向

的作用在基于 FPGA 的系统中更加明

下扩频和中心扩频方式下都可以达到

显，因为它可以减少共享同一时钟源的

0.5%~2%。这种菜单选择方式使设计人

所有电路与 I/O 的 EMI。相比而言，跟

员能够在优化 SSC 实现最佳系统性能

踪滤波与升高/降低控制法只能降低系统

的同时将 EMI 最小化。[3]

特定部分的 EMI。图 6 说明了 SSC 如

(SSC)。

何降低峰值 EMI 辐射。

SSC 振荡器是一种频率经过调制的时钟，可以确保时钟信号能够在更大的频率范围内传播，从而可以减少给定

可编程振荡器中分数 N PLL 所带来的有用功能的另一个例子是数控振荡器

SSC 中的重要参数是调制范围与

(DCO)。DCO 功能强大，结合 FPGA，

调制方法（中心扩频或向下扩频）。

可实现低带宽、全数字 PLL，从而能够为高端电信与网络系统提供失效保护、故障切换或抖动消除等功能。

硅 MEMS 的优势

10 0

全新的硅 MEMS 振荡器在过去几年里显著扩大了商用可编程振荡器

的产品组合。这些振荡器使用户能

-10

No SSC

-20

2% downspread SSC

-30

FPGA 内部 PLL 参数的最佳组合，从而实现最佳的时钟树设计。此外，设计人员还可以轻松选择电源电压、封装、温度范围、频率稳定度和驱动强

-40

度以满足应用需求。这些振荡器的可编程特性还能够缩短研发周期，实现

-60

快速原型设计以及加快生产进度。

-50

SiTime 的单端和差分硅 MEMS 振

-70

荡器已经应用到赛灵思的部分演示板中（见表 1）。目前已经可以针对不同频

-80 -85

够定制参考频率，选择外部参考与

Center 200 MHz

1 MHz

图6

Span 10 MHz

诸如 SiTime 的 SiT9001等可编程振荡

率、电压和封装需求订购此类部件，以实现最佳的系统性能。

旨在降低峰值 EMI 辐射的扩频时钟调制

2011年秋季刊

手把手课堂：FPGA 101

FPGA 设计存档，轻松实现更新作者: Bruce Erickson 设计工程师安捷伦科技有限公司 Berickson@agilent.com

赛灵思中国通讯

41 期

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虚拟机可以存储从设计环境到 FPGA 代码的完整设计，为开发工作完成后修改 FPGA 提供了便利。

为

实现最高的性能，给客户提供最强大的功能，开发人员在不停地追逐“最

新最棒”的 FPGA 技术，同时也在不断升级他们的 FPGA 工具，因为旧版

本不能支持新系列产品。但这并不意味着我们可以忽略旧版 FPGA，有时

我们需要给以前的产品增添功能，或者我们开发出新技术并运用于整个产品系列上，这时我们就需要升级此前的 FPGA 产品系列。在过去几年里，我们安捷伦科技公司的研发小组一直在努力寻找一种理想的 FPGA 设计存档方法。为此，我们一直把 HDL 源代码和工具设置存放在配置管理系统 (CMS) 中，以便我们跟踪修改，也便于开发小组的任何成员编辑代码（或使用代码）。但随着 FPGA 领域创新的加速，到真正进行较早设计的更新时，我们开始遇到困难： •有时升级较早设计好让其在新设计环境中工作所花的工作量超过了 FPGA 本身设计的工作量； •往往重建较早设计环境所花的工作量超过了升级 FPGA 所花的工作量（见下一页边条）。多年来，我们尝试过各种策略（见表 1）。几年前我们曾经试用过虚拟机 (VM)，但由于虚拟机内的布局布线难度太大，后来放弃了这项技术。但随着近年来软/硬件的发展，虚拟机内外布局布线难度相差不大，我们再度萌生了将整个设计（包含设计环境）存储在虚拟机内的想法。这样就可以在初期开发工作完成后轻松对 FGPA 进行修改。在一个 FPGA 项目结束的时候，我们将设计工具和设计复制到虚拟机的虚拟硬

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盘驱动器 (VHD) 上。然后我们把 VHD 注册到 CMS。由于 VHD 使用二进制，没有可供 HDL（Verilog 或者 VHDL）源代码使用的“修改记录”。所以我们也把 HDL 源代码注册到 CMS，以便跟踪对 FPGA 设计的逻辑修改。在我们需要进行快速修改的时候，我们只需要把 VHD 注册到我们现在的机器

本现在免费，不过需要从微软进行下载。

采用 FPGA 设计创建虚拟机在下文中，将介绍创建和使用虚拟机的流程。我们将在 Windows 7 系统中以 VirtualBox 为重点，采用赛灵思 ISE®

上，然后运行正在使用它的虚拟机。这样我们的屏幕上就会出

10.1 仿真运行 Windows XP 系统。此外，其通用步骤也能够

现一个外观和我们的旧版设计环境相似的窗口，旧版工具甚至

适用于其它虚拟机。

旧的操作系统都有。这样就不必为了简单的修改来升级设计。

第一步是核实针对虚拟机的硬件支持是否启用。不知道是什么原因，我看过的前面四台（来自不同厂商）的 PC 机不能

什么是虚拟机？

启用 CPU 的虚拟化技术，我必须进入 BIOS 才能启用。启用

虚拟机由一种通常称为“系统管理程序”的程序构成，

项的名称五花八门，比如“虚拟化加速”、“虚拟化技术”、

能够拦截运行在其中程序的 I/O。系统管理程序可提供被仿真

“VMT”。这次是“VT”。微软提供了一个能够用于检查该

的硬盘驱动器（也称为虚拟硬盘，VHD），以及被仿真的，或者更通常的说法，“直通式” LAN、DVD 驱动器、USB 端口甚至 RS232 外设。此外，BIOS 或者硬件抽象层 (HAL) 也是虚拟机程序的组成部分。把这些功能结合到一起就是一台虚拟机，就像用 CPU、外设和 BIOS 组装常见的个人计算机一样。当虚拟机加电启动的时候，会出现一个 BIOS 引导显示，然后就可以从 CD 上加载操作系统或者从已经加载到 VHD 的操作系统上引导。这就意味着您可以在运行在 Windows 主机上的虚拟机下运行完整版本的 Linux，在 Linux 主机上运行完整版本的 Windows，或者甚至在 Windows 主机上运行完整版本的 Windows。为什么大多数人觉得这样做有用呢？因为这样可以在执行环境不作任何修改的情况下修改物理硬件。许多公司会在一台计算机上运行多个虚拟机，这样他们就可以在无需就使用该服务器的软件对服务器作任何修改的情况下，把多台较小型的服务器集中在一起。 2006 年左右，英特尔和 AMD 开始为日渐流行开来的虚拟机提供硬件支持。基本上他们采用的方法是更换整套寄存器和在每个进程基础上进行 I/O 重定向。这就意味着虚拟机中的软件的运行速度可以媲美在真正硬件上运行的软件速度。实际上，计算密集型程序（比如布局和布线）在虚拟机下的运行速度与在主操作系统下的运行速度基本一致，因为虚拟机无需进行大量的 I/O 重定向。 VMware 和 Sun/Oracle 均能提供出色的虚拟机产品。笔者认为，VMware是最广泛最稳定的虚拟机环境（也是最贵的）。此外，Sun 的（现在是 Oracle 的）虚拟机，即 VirtualBox 也是相当出色，现已获得 GPL 许可的第 2 版，可以从 www.virtualbox.org / 下载。微软可提供一款名为 Virtual PC 2007 面向 Windows XP 系统的虚拟机。此外，还有一款名为 Windows Virtual PC 拥有企业和专业版的虚拟机，该版

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表 1 设计环境的存档策略

项功能是否启用的程序，可以在microsoft.com 上搜索“硬件辅

LAN 相连。如果选择这个选项，用户只能访问主机（以及任何

助虚拟化检测工具”。

其它正在运行的客户操作系统）。

下一步是安装系统管理程序（即虚拟机软件）。在初始化过程中，虚拟机软件将安装一个或者多个驱动程序。其中一个通常会在 LAN 驱动程序上安装一个“滤波器”，这样 LAN 在安装过程中就会被断开。并且通常情况下，新的驱动程序可能会导致出现问题。因此，第一步是创建一个“恢复点”，这样就可以在可能安装了不兼容的驱动程序后予以恢复。第二步是确保安装虚拟机的时候您坐在计算机旁边。不要使用远程桌面或者其它使用 LAN 的远程控制系统。 VirtualBox 有多个安装选项。其中两项对我们来说是不必要的。 •VirtualBox Python Support：这个选项可以让用户使用 Python 编程语言控制系统管理程序。不过由于我们不经常构建虚拟机，所以一般我们以手工方式创建和管理虚拟机； •VirtualBox Host-Only Networking：在这种模式下，客户操作系统所看到仿真的 LAN 并不与主机操作系统上的物理

创建虚拟机现在到了构建虚拟机的时候。首先启动“VirtualBox”程序。会弹出一个名为“Oracle VM VirtualBox Manager”的对话框。请注意这并非虚拟机本身，而是一个用于创建或者修改虚拟机环境的工具。点击“new”按钮会启动一个向导，并会产生如下几个问题： •虚拟机的“名称”将被用于创建虚拟机设置文件的名称； •操作系统应该与用户后续安装的操作系统相匹配。这一步并不安装操作系统。相反，它的目的是让系统管理程序能够更好地适配操作系统； •“基本内存”的数量是准备分配给虚拟机专门使用的 RAM 的数量（通知到客户操作系统）。分配给虚拟机专门使用的 RAM 越多，则无需合成器或者布局布线启用更换功能（显著降低进程的速度）就能以良好速度运行的 FPGA 设计就越大。XP 仅能使用最大为 4GB 的 RAM，所以即便主机有

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表 2 部分常见虚拟机的特性

16GB的内存，也只能分配大约 3.5GB给 XP 客户操作系统； •常见虚拟机使用的“虚拟硬盘驱动器”页面一般只使

关闭对话框后，出现的是“首次运行”向导。只需点击确认并回答问题（把主机上的物理 CD 驱动器选择为客户操作系

用单个仿真硬盘驱动器，并从这个驱动器上完成引导。不要

统的 CD 驱动器）。此后，安装客户操作系统的步骤就和在硬

担心这个盘太大，因为不仅需要在上面安装客户操作系统，

件 PC 上安装操作系统的步骤完全相同。按提示完成即可。

还需要安装所有的 FPGA 工具。建议用户使用“动态扩展存储”功能来设置最大尺寸。原因在于虽然用户告知这个文件需要 200GB 的硬盘驱动器，如果该文件不需要占用这样大的空间，它就不会创建完整的 200GB；

初步完成虚拟机的创建后，还需要安装与用户准备用来存档的机器上相同 Windows 服务包和补丁。值得注意的是，正如每台 PC 必须从微软获得许可证才能运行 XP 或者 Windows 7（举例来说），因此每部虚拟机也必须

•随后到达的是“设置”页面。在这个对话框上可以修改

有自己的许可证。主机使用的许可证与虚拟机的客户操作系统

虚拟机的各项特性。注意如果虚拟机不在“关闭”状态，能够

毫无关系。但有一种情况例外，就是主机操作系统是 Windows

进行的修改数量不能太多（现在不是什么问题，因为刚刚完成

7 企业版或者专业版，而虚拟机是微软 Windows Virtual PC。在

创建，还没有启动）；

这种情况下，微软会提供一个免费的特别版 XP。

•核实 CD 驱动器上的引导顺序，因为下一步是把操作系统放在 VHD 上。

可以从互联网上或者从介质上（取决于哪种可用）安装赛灵思 ISE 设计套件。如果在使用结点锁定的许可证时，请注意

安装客户操作系统在取得合适的 XP安装 CD 后，将 CD 插入 PC 主机上的 CD 驱动器中，然后启动虚拟机。弹出的对话框将告知用户如何与虚拟机的键盘和鼠标互动。请务必记住，在虚拟机处于运行状态，并已经“捕捉”到鼠标和键盘的情况下，互动是发送给虚拟机，而不是主机。如果想要把控制返回给主机，必须点击“键盘释放”键（或者组合键）。VirtualBox 默省的是空格键右边的 Control 键。除非在全屏模式下，否则 VirtualBox 会一直显示“键盘释放”键。用户可能需要用笔记下这个键，因为被“锁”在虚拟机屏幕上是一件令人沮丧的事情，原因在于

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每个虚拟机都有不同的 MAC 地址（虽然用户可以在 Network 设置中采用高级设计予以修改）。但需要注意的是，如果两台机器（即便其中一台是虚拟机）在相同子网上采用同一 MAC 地址同时运行，则会发生严重的冲突。如果用户采用网络许可方式 (lm_manager)，当使用较早的工具时，用户可能需要与赛灵思进行联系。如果不采取额外的措施，客户操作系统并没有“加入” 到域。在企业环境中，这将会使文件和文件夹共享的工作难度加大。但难度也不是特别大，只需要把网络驱动器映射成 “不同用户”，然后用正常的拖放或者复制粘贴方法就可以

用户忘记了如何退出。

安装与许可 FPGA 工具

传输文件。

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我们的目的是实现对设计环境的完整工作版本进行存档，

说我们不可以（虽然在主机上编辑文件和构建项目来得更轻

因此随时核实存档的完整性不失为一个良好的实践方法。如果

松）。如果我们选择在虚拟机里设计，而且当设计完成后，就

一切正常，在虚拟机内构建设计和在虚拟机外构建设计应该没

可以轻松地创建 .ova 文件并完成注册。还有一个好处是，如

有差别。我们往往会发现有一些文件夹被遗漏（像使用过的

果主机崩溃，在新机器上恢复项目工作则会相当简单（假定我

HDL），因此需要反复进行几次才能让构件设计工作起来。不

们已完成了 VirtualBox 文件夹的备份）。

过一旦工作起来，我们就知道环境是完整的，不管将来有没有修改都能够重新构建设计。

注册恢复虚拟机必须使用的文件采用不同的系统管理程序，存档 VHD 和虚拟机环境所需

现在看来，采用虚拟机的方法存档设计，以备在将来进行轻松地修改，能够在创建设计和为将来做好准备这两者中取得良好的效率平衡。我们相信将来还会有更好的做法，但此时此刻，这就是现有最好的方法。

的具体步骤也不同。对于特别的虚拟机可能需要阅读文档（或者咨询 Web），下面是我们使用 VirtualBox 的步骤： •确保关闭客户操作系统。这样可以最大程度地减少需要注册到 CMS 中的文件数量； •在 VirtualBox Manager 中，使用菜单命令“File -> Export Appliance”； •选择 .ova 扩展名，因为这样可以把所有内容放在一起。如果选择功能更加多用的 .ovf 扩展名，一共需要保存所有三个文件（.mf、.ovf 和 .vmdk），否则恢复虚拟机就有难度； •.ova 文件有一定压缩，因此不必将其转换成 .zip 文件。不过有人称这样做可以节省大量磁盘空间，所以不妨值得一试； •现在就可以把 .ova 文件注册到 CMS。由于基本 I/O 系统。许多较早的程序能够直接调用 BIOS；大多数客户操作系统可以调用 BIOS其尺寸的原因，一般不要为该文件建立“版本”。

恢复虚拟机同样，恢复 VHD 的具体步骤也会因虚拟机而异，下面是我们恢复 VirtualBox .ova 文件的步骤： •在 VirtualBox Manager 中，使用菜单命令“File -> Import Applicance”； •上一步完成后，刚恢复的虚拟机将出现在虚拟机列表里。启动虚拟机就可以回到第一次存档时的环境里。在完成 HDL 和 ISE 文件的更新后，把它们注册到 VHD 外的 CMS 里不失为一个好方法。然后，关闭虚拟机就可以创建一个新的 .ova 文件。

良好的平衡虽然我们现在不会在虚拟机里开始新设计，但没有理由

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示例 ...

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应用指南如果您希望进一步了解我们的 FPGA 如何适用于众多应用，建议您阅读以下应用指南与白皮书。特别白皮书 – WP392：赛灵思灵活混合信号解决方案

范围和抖动峰值）可以动态编程，从而无需进行比特流重新加

http://www.xilinx.com/cn/support/documentation/white_

载或局部重新配置。基于同步外部参考时钟运行时，NI-DRU

papers/wp392_Agile_Mixed_Signal.pdf 业界领先的 28nm 7 系列高级 FPGA 已经通过前几代 FPGA 系列产品极大扩展了集成模拟子系统的功能。赛灵思 7 系列中的模拟子系统称为 XADC，其包含两个独立的 1 MSPS、12 位模数转换器 (ADC) 以及一个 17 通道模拟多路复用器前端。通过把 XADC 与 FPGA 逻辑紧密集成在一起，赛灵

支持小数过采样率。因此只需要一个 BUFG，并且与所设置的通道数量无关，即使所有通道都采用不同数据速率也无妨。鉴于参考时钟与输入数据速率之间缺乏关联，因此两个可选桶式移位器能够简化 NI-DRU 与外部 FIFO 或任何所需解码器之间的连接。第一个桶式移位器具有 10 位输出，其可以轻松连接到 8b10b 或 4b5b 解码器（均不包含在随附的参考设计

思推出了业界最灵活的模拟子系统。这种模拟与可编程逻辑的

内）。第二个桶式移位器具有 16 位输出，特别适用于 8 位协

创新组合被称为灵活混合信号。

议，如：Sonet/SDH。用户还可以设计其它桶式移位器。

XADC 与可编程逻辑的搭配使系统设计人员能够从其产品中轻松省去众多混合信号器件，其中包括电源监控与管理等辅助模拟功能；监控器、电压监控器与定序器；热管理；系统监测与控制；单通道与多通道 ADC；以及接触式传感器。可显著节省成本、板级空间与 I/O 引脚 – 尤其是那些存在面积与成本约束的设计或者大批量交付的设计，效果更加明显。集成解决方案的其它优势包括降低失效率 (FIT)，简化存货管理以及消除成熟混合信号器件的潜在使用寿命终结问题。由 Anthony Collins 与 Robert Bielby 编写的这本白皮书介绍了利用 ArtixTM-7、KintexTM-7 与 Virtex®-7 FPGA 以及 ZynqTM- 7000 可扩展处理平台 (EPP) 实现的 XADC 与灵活混合信号解决方案的优势与特性。

XAPP459：把大摆幅单端信号连接到 SPARTAN-3 系列的用户 I/O 引脚时消除 I/O 耦合效应 http://www.xilinx.com/cn/support/documentation/application_ notes/xapp459.pdf 由 Spartan-3、Spartan-3E 与 Spartan-3A 延伸器件组成的 Spartan®-3 系列支持异常强大、灵活的 I/O 功能集，因此它们能够轻松满足大多数应用的信号需求。您可以对这些系列的 I/O 引脚进行编程，以适应众多不同的单端信号标准。标准单端信号电压电平支持 1.2V、1.5V、1.8V、2.5V 与 3.3V。但是在许多应用中，接收信号的电压摆幅会超出用户 I/O 引脚的通常容许范围。最常见的情况是在使用标准单端信号电平的用户 I/O 引脚上接收 5V 信号。这种大摆幅信号的接收可能

XAPP875：用于高速串行 I/O 的动态可编程 DRU

是出于设计要求，也可能是由于用户 I/O 受到严重正/负过冲的

http://www.xilinx.com/cn/support/documentation/application_

影响无意间造成的，无论用户 I/O 引脚编程“方向”如何，这种

notes/xapp875.pdf

情况都有可能发生。

当今的多业务光网络要求收发器必须能够适应广泛的输入

Eric Crabill 编写的这份应用指南介绍了如何设计接收大摆

数据速率。高速串行 I/O 具有内在的数据速率处理下限，可以

幅信号。在一种解决方案中（以及存在严重正/负过冲的一般情况

防止轻易连接到低速客户信号。Paolo Novellini 与 Giovanni

下），差分引脚对中的用户 I/O 之间有可能出现寄生漏电流，即使

Guasti 在本应用指南中介绍的非整数数据恢复单元 (NI-DRU)

是按照单端 I/O 标准进行配置的用户 I/O 引脚也不例外。本应用指

由查找表 (LUT) 和触发器组成，特别适用于 Virtex-5 LXT、

南介绍了在建议工况范围之外出现的寄生漏电流行为。

SXT、TXT 与 FXT 平台中的 RocketIO

GTP 与 GTX 收发

器。NI-DRU 可以让数据速率下限降低到 0 Mbps，同时把上限提高到 1250 Mbps，从而使嵌入式高速收发器成为真正多速率串行接口的理想解决方案。 NI-DRU 的操作设置（数据速率、抖动带宽、输入 ppm

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XAPP486：速度高达 666 MBPS 时 SPARTAN-3E/3A FPGA 中的 7:1 串行化 http://www.xilinx.com/cn/support/documentation/application_ notes/xapp486.pdf

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示例...

Spartan-3E 与 Spartan-3A 延伸系列器件用于众多在速度高达 666 Mbps 时需要 7:1 串行化的应用中。本应用指南主要介绍在需要 4 位或 5 位传输数据总线位宽、操作速度高达每线 666 Mbps、转发时钟为比特率的七分之一的应用中使用的 Spartan-3E/3A 器件。此类接口通常用于平板显示器和汽车应用。（相关接收器设计的介绍敬请参阅 XAPP485，“速度高达 666 Mbps 时 Spartan-3E/3A FPGA中的 1:7 解串行化”，

赛灵思中国电子展西部论坛做主题演讲同时荣膺《中国电子报》 “2011年最佳FPGA技术奖”

网址：http://www.xilinx.com/cn/support/documentation/

application_ notes/xapp485.pdf 。）

中国北京—— 全球可编程平台

这些设计适用于 Spartan-3E/3A FPGA，但不适用于最

领导厂商赛灵思公司（Xilinx,

初的 Spartan-3 器件。有关此应用指南的设计文件主要针对

Inc. (NASDAQ:XLNX)）宣布在

Spartan-3E 系列，不过 Spartan-3A 延伸系列也支持相同的设

近期在西安曲江国际会展中心举

计方法。

行的中国(西安)电子展西部论坛

提供两个版本的串行器设计。在 Logic 版中，速度较低

上，赛灵思亚太区市场与销售总监张宇清代表赛灵思做

的系统时钟与速度较高的发射器时钟进行相位校准。而 FIFO

“可编程加速西部‘中国智造’”的主题演讲，并与出

版，就其本身而言，则采用基于 block RAM 的 FIFO 存储器来

席开幕式的陕西省委常委、常务副省长娄勤俭，中国电

确保两个时钟之间无任何相位关系要求。两个版本都采用是系

子学会副理事长兼秘书长刘汝林、工业和信息化部总经

统时钟 3.5 倍的发射时钟，同时采用双数据速率 (DDR) 技术

济师周子学、中国科学院院士李未等领导及业界知名人

使串行化系数达到 7。这样做的目的是让内部逻辑保持合理速

士会面。与此同时，赛灵思还参与了中国电子报同期主

度，并确保时钟生成不超出 Spartan-3E FPGA 数字频率合成

办的“2011中国FPGA产业发展论坛及颁奖仪式。”为

器 (DFS) 模块的范围。

表彰2011年赛灵思在28nm工艺节点所做出的诸多技术创

Spartan-3E FPGA 的最高数据速率在 -4 速度等级时为 622 Mbps，而在 -5 速度等级时则达到 666 Mbps。Spartan3A FPGA 的最高数据速率在 -4 速度等级时为 640 Mbps，而在 -5 速度等级时则达到 700 Mbps。两种器件的限制是 Stepping 1 硅片中 DFS 块的最高速

新，中国电子报把“2011年最佳FPGA技术奖”授予赛灵思公司。赛灵思公司亚太区市场与销售总监张宇清先生表示“我们非常高兴能够荣获《中国电子报》 ‘ 2 0 11 年最佳 FPGA技术奖’，这是中国电子业界对赛灵思持续技术创

度。

新的肯定。可编程的应用已经是势在必行的趋势，作为

XAPP1026（针对 AXI4 的更新）：轻量级 IP (LWIP) 应用实例

可编程行业的领导企业，赛灵思致力于通过不断创新，

http://www.xilinx.com/cn/support/documentation/application_ notes/xapp1026.pdf 本应用指南讲解如何使用轻量级 IP (lwIP) 这种针对嵌入式系统的开源 TCP/IP 网络协议栈来开发基于赛灵思 FPGA 的应用。赛灵思软件开发套件 (SDK) 提供的 lwIP 软件经过定制化处理，可在 ®

包含 PowerPC 或 MicroBlaze

引领行业从完全定制的器件如动辄花费数百万美元的 ASIC/ASSP定制化及标准化设计，转向前期NRE成本可以忽略不计和风险较低的可编程平台，让更多设计者享受到可编程技术的优势，并因此在激烈的市场竞争中脱颖而出”。除《中国电子报》颁发的 “ 2 0 11 年最佳 F P G A 技术

处理器的赛灵思嵌入式系统中运

奖”，赛灵思ZYNQ-7000可扩展处理平台、采用最新

仅以 MicroBlaze 为例，本文作者 Stephen MacMahon、Nan

国电子业内权威杂志《电子设计技术》（EDN China）

Zang 与 Anirudha Sarangi 介绍如何利用 lwIP 库来增加嵌入式系统

正在举办的2011年度创新奖提名，进入最后入围产品。

HPL工艺且具有业界最佳性价比的Kintex-7一起获得中

行。

的网络功能。他们特别介绍了四种应用的开发步骤，即：响应服务

2011年6月30日，赛灵思公司还荣膺了由东方企业家、

器、Web 服务器、TFTP 服务器和收发吞吐量测试。作者针对 AXI4

经理人杂志、新民周刊、金融界、北京电视台、香港科

接口更新了本应用指南。文件包含了针对赛灵思 ML605、SP605

技大学商学院等共同组成的中国经济CEO论坛“2011中

和 SP601 FPGA 入门套件板的 PLB 与 AXI4 参考系统。

国经济-最佳推动力企业”奖。

年秋季刊春季刊 2011 2011年春季刊

技术长廊

麻省理工学院教授使用 ESL 工具和 FPGA 开展系统架构教学在麻省理工学院 (MIT)，一门硕士课程正在改变数字设计的教学方式。作者 ■ Clive (Max) Maxfield Maxfield 高科技咨询公司总裁我最近一次参加正式教育还要追溯到上世纪 70 年代末。当时为了获得控制工程学位，我需要完成的最后一个项目是一款数字控制器，它能在阴极射线管上显示彩色文本和(组合像素)大图形。整个设计采用廉价的 74 系列 TTL 芯片，每个芯片只包含一些简单的逻辑门或寄存器。