Vivado 9 reasons backgrounder by Xilinx, Inc

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9 Reasons To Use Vivado

Vivado 設計套件提升設計生產力的九大理由

您的開發團隊是否要在極短的時間內設計出極具競

All Programmable抽象化與自動化

爭力但非常複雜的新一代系統？賽靈思的 All Programmable元件可助您一臂之力；這些元件新增了軟體可編程設計的ARM® 處理系統、可編程設計類比混合訊號(AMS)子系統和不斷擴充的高複雜度 IP 核心，不但可協助開發團隊攞脫傳統的可編程邏輯和I/O 的限制，更能突破原有的種種設計藩籬。賽靈思有多種All Programmable元件可供用戶選擇，構成這些元件的各種晶片組合用賽靈思獨有的高效能3D堆疊式矽互聯技術彼此互聯。這些領先一代的 All Programmable元件為用戶提供的功能，遠超傳統可編程邏輯所能及，為用戶開啟了一個全面可編程系統整合的新設計世代。

All Programmable抽象化與自動化有何重大意義？其意義在於採用賽靈思All Programmable元件，用戶的開發團隊可以用更少的零組件實現更多系統功能、提升系統效能，降低系統功耗，減少材料清單(BOM)成本，同時滿足嚴格的產品上市時程要求。然而，如果不借助強大的硬體、軟體、系統設計工具與設計流程，讓您的設計團隊可運用這些優點，您也不可能實現這些優勢。賽靈思把所需的硬體、軟體和系統設計開發流程統稱為「All Programmable Abstractions」。而設計人員透過All Programmable Abstractions進行先進且領先一世代的硬體、軟體和系統開發時，賽靈思Vivado® 設計套件則扮演了核心角色。Vivado設計套件是一種以IP和系統為中心的全新SoC加強級綜合開發環境，可解決使用者在系統級整合和建置作業中常見的生產力瓶頸問題。

當同類競爭解決方案仍試圖藉由擴展其過時且連貫性不足的獨立工具，以期跟上晶片級整合的快速發展時，Vivado 設計套件憑藉業界最先進的 SoC 加強級設計方法和演算法，提供了獨特、高度整合的開發環境，可讓設計人員大幅提升設計生產力。Vivado 設計套件將硬體、軟體和系統工程師的生產力提升至一個全新的層次。

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以下九大理由，將讓您瞭解 Vivado 設計套件為何能夠提供領先一世代的設計生產力、易用性及強大的系統級整合能力：加快系統建置理由一：突破元件密度極限：以更快的速度在單一元件中整合更多功能如果設計工具能夠讓All Programmable元件整合更多功能，使用者就能夠在系統設計中越可以選擇最小的元件，也就是可直接降低系統成本和功耗。Vivado設計套件提供一個整合環境，能夠讓架構、軟體和硬體開發人員在通用型的設計環境中協同合作，進而將設計效率提升至最高、充分發揮All Programmable元件的可編程邏輯架構及其專屬的晶片內建功能模組的最大潛力。以OpenCores.org的乙太網路MAC (媒體存取控制器)模組設計為例。由於是實驗的緣故，賽靈思反復複製OpenCores乙太網路MAC，直至它們充滿了內含693,120個邏輯單元的Virtex® -7 690T FPGA。賽靈思又以類似的方法充滿了內含622,000個邏輯單元的同類競爭元件。下圖顯示的是實驗結果。按邏輯單元數量來衡量 (一個「標準」的邏輯單元由一個4輸入LUT（查閱資料表）和一個觸發器組成)，賽靈思Virtex-7 690T元件的原始容量比同類競爭元件(帶有622,000個邏輯單元) 高出11%。但如圖1所示，如果用Vivado設計套件將所有這些乙太網路MAC模組實例放入到賽靈思Virtex-7 690T元件中，賽靈思Virtex-7 690T元件要比同類競爭元件容納的實例數多出36%。這個實驗表明， Vivado設計套件與賽靈思7系列 FPGA架構結合使用所產生的效率遠高於同類競爭工具/元件組合可達成的效率。（注：圖1根據LUT和Slice計數結果，對賽靈思7系列All Programmable元件和同類競爭可編程邏輯元件進行比較。賽靈思7系列All Programmable元件slice含四個6輸入LUT、八個觸發器以及相關的多工器和算術進位元邏輯，相當於1.6個邏輯單元。）

圖 1：架構資源利用率與複製次數的對比

Vivado 設計套件讓元件發揮最高利用率

Vivado設計套件之所以能夠讓元件發揮最高的利用率，是因為它採用了先擬合演算法，而且賽靈思7 系列可編程邏輯架構在每個Slice內採用完全獨立的LUT。值得注意的是，圖1詳盡地展示了賽靈思7 系列的LUT和Slice擬合結果，兩者均能達到將近100%的利用率。反之，同類競爭的可編程邏輯元件在元件利用率僅達到63%就用盡了可用的Slice。會產生這種低利用率的根本原因乃歸咎於該競爭元

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件的可編程邏輯架構，這種架構在許多情況下不允許把兩個LUT組合成單一的物理叢集。在完整的設計中，為了滿足架構共用引腳的要求，只會使用一個LUT，而另一個LUT則不能再用於設計中的其餘邏輯；這顯然會產生大量未充分利用的叢集。這項實驗清楚地表明，用戶可以使用更小的7系列All Programmable元件來設計更大型的系統。在這個IP模組擬合實驗中，Vivado設計套件與同類可編程元件形成了鮮明的對比：Vivado設計套件達到了99%的LUT利用率，而且即使在如此高利用率的情況下，不僅在完成設計的佈局佈線同時，同時也能符合時序方面的限制。Vivado的佈局佈線演算法目的在於處理高密度、高難度的設計，可讓設計人員將更多邏輯置於該元件中，從而降低系統的材料清單(BOM)成本和系統功耗。

理由二：Vivado以可預測的結果提供穩健可靠的性能和低功耗由於奈米級IC設計的物理特性，互聯技術已成為28奈米及更先進製程節點的可編程邏輯元件架構的性能瓶頸。Vivado設計套件採用先進的佈局佈線演算法，可突破這種性能瓶頸，而且只要輕鬆點一下滑鼠即可得到高性能結果。 Vivado設計套件的分析型佈局佈線演算法可藉由時序、互聯使用和走線長度等多重變數的同步最佳化，可讓開發人員預測整體的設計效果。同時，Vivado的建置引擎可確保採用高邏輯利用率的大型元件和較低元件利用率的設計可得同樣優異的設計效果。此外，在系統設計規模隨著系統功能增加而逐步增大的情況下，Vivado不僅保持高性能效果，還可以讓每次的運行結果均可達到更佳的一致性。如圖2所示，相較於同類競爭工具，Vivado設計套件可隨著利用率的提升提供更出色的性能，同時還能處理更大型的設計。圖2：以複製次數為基礎的性能對比 (注：如圖2所示，採用同類競爭設計工具的結果，其平均變動要比使用Vivado 設計套件得到的結果大四倍。另外，值得注意的是同類競爭解決方案在填滿元件時，可用性能下降了一半。與此形成鮮明對比的是，Vivado設計套件針對相同的測試設計變數可保持一貫的穩定性能。最後還需要注意是，同類競爭解決方案不能處理Vivado設計套件能夠妥善處理的大型系統。同類競爭解決方案很快就不堪重負。)

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Vivado降低系統功耗 Vivado設計套件提供了業界一流的系統功耗分析與最佳化工具。從挑選架構或元件的階段開始，設計人員就可以運用準確且極為易用的Xilinx Power Estimator (XPE，賽靈思功耗評估器)電子資料工作表來確定系統功耗。設計人員不僅能夠透過XPE的快速評估(Quick Estimate)和IP精靈輕鬆入門，更可用簡單並排的方法比較多種建置方案，有助設計團隊微調設定，以便為各種應用設計作精確的建置模擬。當系統設計進入編譯階段，Vivado設計套件繼續提供準確的功耗分析和估算。Vivado設計套件可讓設計人員馬上上手，可自動降低設計的功耗，但不會對系統設計的時序造成負面影響。如果使用者還需要進一步降低功耗，可以使用Vivado設計套件獨有的功能，充分利用賽靈思7系列精密細緻的時脈閘控技術，進一步降低整個系統設計或部分設計的功耗。 Vivado設計套件提供的智慧型時脈閘控最佳化技術，能夠平均降低動態功耗18%，如圖3所示。圖3：運用智慧型時脈閘控最佳化功能實現動態功耗比率(按動態功耗降幅分類)

Vivado設計套件提供了一系列無與倫比的功能與特性，可協助用戶輕鬆完成設計的分析工作。使用者可找出功耗最大的模組，從而明確從那些模組切入，有效地大幅降低系統功耗。所有這些功能都內建在多元的Vivado整合式設計環境 (IDE)中，所以設計團隊僅借助一款統一的工具套件和設計環境，即可將系統功耗降到最低。在大多數產品設計中，系統功耗是重要的設計考慮因素，而Vivado設計套件提供了領先一世代的設計工具，可與賽靈思All Programmable元件一併發揮了相輔相成的作用。理由三：Vivado設計套件提供了無與倫比的執行時間和記憶體利用率從設計人員生產力的角度考慮，設計工具應能夠快速運行，最好是快到每天能夠完成多次編譯作業，有助設計團隊可迅速完成最終設計。從一開始Vivado設計套件就是為高速運行設計的，因此其速度比同類競爭的可編程邏輯設計工具明顯地快許多。同樣以之前討論過的OpenCores乙太網路MAC模組設計為例。圖4說明，隨著實例數量的增加，Vivado

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設計套件的執行時間比競爭對手的軟體快三倍。此外，資料更顯示，Vivado的執行時間可以預測的方式進行增減；也就是執行時間只單純的隨設計的大小而增減。與此形成鮮明對比的是，同類競爭軟體的執行時間無規律性。例如完成94個實例的設計的速度比84個實例的設計快。圖4：執行時間比較

Vivado佔用更小記憶體圖5：記憶體使用情形

Vivado設計套件採用先進高效的資料模型和結構，只佔用記憶體極小且明顯低於同類競爭設計套件所需的記憶體容量。這裡仍以OpenCores 乙太網路MAC模組為例。要成功執行規模最大的設計(154 個實例)，競爭軟體需要佔用 16GB的RAM，相比之下執行同樣規模大小的設計，Vivado 設計套件佔用的記憶體少三分之二(見圖5)。減少記憶體佔用意味著Vivado設計套件擁有明顯的生產力優勢，因為設計人員在編譯較大型系統設計時不會耗盡記憶體。加快系統整合理由四：使用Vivado高階合成技術建置C語言 IP 現今無論是無線、醫療、國防和消費性等應用領域使用的高階演算法比以往的更為複雜。業界在系統開發方面所採用的黃金標準演算法是C、C++和SystemC高級程式設計語言。過去設計流程中需要經過一個緩慢且容易出錯的步驟來將用C、C++或SystemC語言編寫的演算法轉換為適用於Verilog或 VHDL硬體描述的合成。而現在Vivado設計套件系統版本中提供的Vivado高階合成技術，可簡易地將這一步驟變成自動化。您之前可能聽過C語言級硬體合成。不管您聽說過什麼，C語言級演算法合成已成為系統級設計的捷

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徑。目前已有超過400名用戶正在成功利用Vivado高階合成(HLS)技術開發符合C、C++和SystemC 語言規格的賽靈思All Programmable元件所用的硬核 IP。 Vivado HLS透過下列功能讓系統和設計工程師進入硬核IP的開發捷徑：  演算法描述、資料類型規格(整數、定點或浮點)和介面（FIFO、AXI4、AXI4-Lite、AXI4-Stream）之抽象化；  採用可提供最佳QoR (結果品質)的指令式架構感知型編譯器；  使用C/C++測試平台模擬、自動的VHDL/Verilog模擬和測試平台建置功能加快模組層級驗證；  發揮整套Vivado設計套件的功能，將建置好的硬核IP輕鬆嵌入RTL的設計流程中；發揮Vivado System Generator for DSP的功能，將建置好的硬核IP輕鬆嵌入基於模型的設計；發揮Vivado IP整合器(Vivado IP Integrator)的功能，將建置的硬核IP輕鬆整合到模組式的設計。表1：Vivado HLS實現的QoR

這樣硬體設計人員就有更多時間探索各種設計，也代表著他們有更多時間評估備選架構，找出真正的理想設計解決方案，以因應各種嚴峻的系統設計挑戰。例如設計人員將產業標準的浮點 math.h運算與Vivado HLS結合使用，就能夠在實現較手動編碼的RTL更優異的QoR的同時，讓線性代數演算法的執行速度呈數量級提高(10 倍)，如表1所示。圖6：Vivado HLS加快採用OpenCV的設計開發工作

雷達設計

RTL方法

(1024x64浮點QRD)

(VHDL)

Vivado HLS

設計時間 (週數)

延遲率(毫秒)

資源 • BRAMS

1 273

• FF

29,686

14,263

• LUT

28,512

24,257

透過整合到OpenCV® 環境中的預先編寫、預先驗證視覺與視頻功能，Vivado HLS還能加速採用賽靈思Zynq® -7000 All Programmable SoC元件的系統之即時Smarter Vision演算法的開發工作。此類系統可以藉由Zynq SoC中雙核ARM® 處理系統中的軟體和Zynq SoC高性能FPGA架構中的硬體來執行這些演算法 (如圖6 所示)。

Vivado HLS Smarter Vision函式庫的各項功能，可讓使用者借助硬體加速實現複雜的圖元處理介面和基本的視頻分析功能之即時作業。

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（如果想立即開始使用Vivado HLS，敬請下載《如何使用Vivado高階合成技術的FPGA設計》。這是一本以賽靈思對其主要客戶舉辦的培訓為依據的綜合性使用者指南。該指南可快速教授軟體工程師如何將軟體演算法從處理器上移植到賽靈思All Programmable FPGA和SoC的可編程邏輯上，加快他們的程式碼運行速度。）理由五：利用System Generator for DSP實現模組式DSP設計整合如上文所述，Vivado設計套件系統版本提供System Generator for DSP，這是一款領先業界的方案，可將DSP演算法轉換為高性能量產品質硬體的高階設計工具，轉換所需時間僅為傳統RTL設計方法的幾分之一。Vivado System Generator for DSP可讓開發人員運用業界最先進的All Programmable系統模型建置工具──MathWorks® 提供的Simulink™和MATLAB™，順利地整合SmartCORE™與 LogiCORE™ IP、客製化RTL及合成在具Vivado HLS技術的硬體的C語言模組等算術函數，從而加速高度平行運算系統之開發。圖7所示的是使用Vivado HLS和Vivado System Generator for DSP將C語言的模組整合到Simulink的設計流程中。圖7：使用Vivado HLS和Vivado System Generator for DSP

Vivado System Generator for DSP提

將C語言的模組整合到Simulink中

供自動的定點/浮點硬體建置功能、可加速Simulink模擬高達1,000倍的硬體協同模擬功能、用於RTL的Vivdo設計流程的系統整合功能，以及用Vivado IP整合器實現的模組式設計的功能，進一步加快系統建置。

理由六：利用Vivado IP整合器實現模組式 IP整合 Vivado設計套件提供業界首款隨插即用型IP整合設計環境Vivado IP整合器 (Vivado IPI)，打破了RTL 設計生產力的種種局限。 Vivado IP整合器提供了圖形化的Tcl式自動建構校正(correct-by-construction)設計流程。此外，它還提供可辨識元件和平台的互動型設計環境，以及強大的整合型除錯功能，能支援主要IP介面的智慧型自動連接、一鍵式IP子系統建置、即時設計規則檢查(DRC)和介面變動傳遞機制等。設計人員在使用Vivado IP整合器建立IP模組之間的連接時，他們是在「介面」層面而非抽象的「訊號」層面工作。抽象程度上升到介面層面可大幅提升設計人員的生產力。雖然主要使用的是界業標準的AXI4介面，然而IP整合器也同時支援數十種其他常用介面。

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在介面層面工作的設計團隊可以快速組裝採用Vivado HLS與Vivado System Generator for DSP建置的 IP、賽靈思SmarteCORE與LogiCORE IP、產業聯盟成員IP和專有IP的複雜系統。結合使用Vivado IP整合器和Vivado HLS可顯著降低開發成本，僅為使用RTL方法的十五分之一。圖8：用Vivado HLS和System Generator加速器完成的Zynq設計

圖8顯示的是系統級設計在Vivado IP整合器中的視圖，這個系統採用了一個賽靈思 Zynq-7000 處理系統

(Zynq-7000

Processing

System)、由Vivado HLS產生的影像過濾加速器

(Image Filter

Accelerator)，以及一個用Vivado System Generator for DSP建立的增益控制加速器 (Gain Control Accelerator)。加速系統驗證理由七：適用於設計與模擬的Vivado整合設計環境 Vivado設計套件還提供完整的全整合式工具套件，適用於先進的整合設計環境(IDE)中完成設計輸入、時序分析、硬體除錯和模擬工作。Vivado設計套件的整合設計環境的設計分析功能採用共用的可擴充式資料模型，以容納超大型All Programmable元件。Vivado設計套件在整個設計流程中使用這個單一的資料模型，讓設計團隊能夠儘早在整個設計流程中隨時掌握時序、功耗、資源利用率、佈線擁塞等關鍵設計指標。估計也會隨著設計流程的推進越來越準確，從而可減少設計反覆運算的次數，同時也可加快整個設計的完成速度。圖9：VIVADO設計套件在整個設計流程中始終使用一個共用的可擴充式資料模型

Vivado設計套件是唯一可在本身的整合式設計環境中提供混合程式語言模擬器的設計解決方案；但當使用者使用同類競爭模擬器時必須選用VHDL 或Verilog模擬。最新的系統設計需要整合眾多廠商提供的IP，因此混合程式語言模擬器尤關重要。 Vivado設計套件的模擬和除錯均使用相同的波形觀測儀，這樣可以讓設計

人員從模擬環境切換到實際的硬體除錯環境後不需重新學習。競爭解決方案往往強迫使用者學習和使用不同波形的工具來完成相同工作。在完全整合了模擬功能和除錯功能的情況下，因而Vivado設計套

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件可讓設計團隊能夠更快地完成工作，且避免出錯。類似地，同類競爭開發工具的交叉探測功能有限而且都是獨立不連貫的。此外這些交叉探測功能一般會局限於某種單一工具。而Vivado則與此產生強烈對比，因為Vivado設計套件提供全面、整合式的 front-to-back 交叉探測功能，適用於檢視和種不同設計，例如建置式設計、合作式設計、時序報告，

甚至還可追溯到設計團隊的原始RTL程式碼。由於Vivado設計套件使用單一資料模型架構，所以可在各種設計資源、架構檢視圖、層級流覽器、設計報告、訊息、佈局規劃和Vivado元件編輯器 (Vivado Device Editor) 之間進行大範圍的交叉探測。藉由這種獨特的功能，設計人員可以即時回饋整個系統開發過程中發現的任何設計問題，從而加快除錯作業和完成時序收斂。圖10：Vivado設計套件的單一共用資料模型流暢地整合各

此外，競爭設計解決方案在工具間通訊方面

類設計工作

使用多個磁碟檔。使用多個磁碟檔會產生更高的複雜性和低效率問題，不僅會降低工具性能，而且還會造成多重介面，從而大幅拉大工具間溝通不順暢的機率。然而，Vivado 設計套件則完全沒有這種問題。它採用單一的共用資料模型處理設計的各方面工作，如圖 10 所示。理由八：全面性硬體除錯 Vivado設計套件提供了直覺式、靈活和可重複性的探測方法。設計人員可選擇最適合自己設計流程的探測策略：  RTL設計檔、合成式設計和XDC規則檔  網表插入  自動探測的互動式Tcl或腳本先進的觸發器和採集功能 Vivado設計套件為檢測複雜的事件提供了先進的觸發器和採集功能。在除錯過程中所有的觸發器參數均可使用，使用者可以即時檢查或動態修改參數，且無需重新編譯設計。 Zynq SoC支援處理器系統(PS)與可編程邏輯(PL)之間交叉觸發 Vivado設計套件還支援Zynq-7000 All Programmable SoC元件內處理器系統(PS)與可編程邏輯(PL) 之間的交叉觸發。有了這項功能，結合使用賽靈思軟體開發套件(SDK)、Vivado IP整合器和Vivado 邏輯分析器(Vivado Logic Analyzer)，可以為同時使用Zynq處理器系統和可編程邏輯的嵌入式設計進

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行協同除錯。再搭配強大的軟體除錯器GNU Debugger(GDB)工具，設計人員可使用Vivado IP整合器和Vivado邏輯分析器為軟/硬體演算法進行同步除錯作業。Zynq-7000 All Programmable SoC平台和賽靈思 ILA (整合邏輯分析器) IP核間提供特定的介面訊號，可支援無縫的協同除錯作業。實現硬體即時讀/寫作業— JTAG to AXI Master Vivado設計套件可在硬體除錯過程中即時完成Zynq處理器系統和可編程邏輯間的讀/寫處理作業。全新的除錯IP (JTAG to AXI Master) 與簡便易用的IP Integrator流程相結合，能夠在設計中存取任何 AXI的IP模組中的資料。其優勢包括：  可在設計的週邊外設簡單的讀/寫作業  無需重新編譯就能將測試模式寫入記憶體  透過AXI介面能夠測試和校正IP  能夠檢查任何AIX外設設備內的資料整合式序列 I/O分析器採用FPGA的系統設計越來越常使用高速序列I/O通道，而Vivado序列式I/O分析器即可為這種設計提供快速、便捷和互動式的設定和除錯方法。Vivado序列I/O分析器能夠在序列I/O通道運行期間對多種高速序列I/O通道進行誤碼率(BER)測試，並即時調整高速序列收發器的參數。這款連結式的Vivado 序列I/O分析器，能夠將系統中任何收發器的發射器(TX)連接至任何收發器的接收器(TX)。此外發射器和接收器無需採用相同的SerDes架構。Vivado序列I/O分析器還能夠自動檢測連結，讓開發人員建立客製化連結，執行2D眼圖掃描並即時掃描收發器參數（如圖11所示）。圖11：Vivado序列I/O分析器

理由九：採用C、C++和SystemC程式語言將驗證速度提升100倍以上如前文所討論的，Vivado設計套件系統版本內含Vivado HLS，可幫助用戶的設計團隊運用C、C++

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和SystemC程式語言迅速設計和重覆使用演算法，同時也可在驗證工作中發揮這些高階程式設計語言的高模擬速度優勢。使用Vivado HLS定點和業界標準的浮點math.h函式庫，開發人員運用C函數規範即可快速為設計建置模型並能反覆使用他們的設計，然後僅根據時脈週期和傳輸量等考慮因素建立可辨識目標的RTL架構。將C、C++

表2：Vivado設計套件的視頻設計模擬速度快12,000萬倍

和SystemC程式語言用作初始設

輸入

RTL模擬時間

C語言模擬時間

加速效果

擬速度 (比RTL模擬速度快數千

10個視框的

約2天

10秒

約12,000倍

倍)。在一個視頻設計實例中，10

視頻資料

計和建立模型語言可大幅加快模

個經處理的視頻視框的模擬速度，採用C語言的比採用HDL的快12,000倍，如表2所示。總結賽靈思Vivado設計套件是一種以IP和系統為中心且領先一世代的全新SoC加強級開發環境，用於解決系統級整合和建置工作中的生產力瓶頸與挑戰。這套設計工具專為系統設計團隊開發，目的在於協助他們用更少的元件設計出更多系統功能，同時提升系統性能，降低系統功耗，降低材料清單(BOM) 成本。 Vivado設計套件不僅可達到前述的目標，以下九大理由更讓它成為理想的系統設計工具： 

可讓使用者進一步提升元件密度。



可提供穩健可靠的性能，降低功耗以及可預測的結果。



可提供無與倫比的執行時間和記憶體利用率。



Vivado HLS能夠讓使用者使用C、C++或SystemC語言編寫的描述快速建立IP。



藉由MathWorks公司提供的Simulink和MATLAB工具，可支援模型式的DSP設計整合。



Vivado IP整合器突破RTL的設計生產力限制。



Vivado整合設計環境為設計和模擬提供統一的整合式開發環境。



提供全面性的硬體除錯功能。



Vivado HLS使用C、C++或System C程式語言可將驗證速度大幅提升100倍以上。

您的設計團隊不妨立即試試Vivado設計套件，體驗一下其帶來的強大優勢？

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