Capitulo 5: Análisis y Diseño de Circuitos con Biestables
ANALISIS y DISEÑO DE CIRCUITOS CON BIESTABLES • Análisis de circuitos de biestable R-S con puertas lógicas • Análisis de otros biestables con puertas lógicas • Análisis de biestables con puertas lógicas sincronizados • Representación gráfica de biestables como bloque funcional • Transformación de un tipo de biestable en otro • Máquinas de estados modelos de Mealy y Moore
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
1
Circuito Secuencial E N T R A D A S
Salida Entrada
CIRCUITO
Entrada
SECUENCIAL Salida
S A L I D A S
• Los circuitos secuenciales se caracterizan por que los valores de la señal de salida en un instante determinado dependen del valor de las entradas y del valor de la salida en el instante anterior Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Lógica Digital y Microprogramable. Autor: Fernando Remiro Domínguez
2
1
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Biestable R-S con puertas NOR
R
S
Q(T)
/Q(T)
Q(t+1)
/Q(¡(T+1)
0
0
0
1
0
1
0
0
1
0
1
0
0
1
0
1
1
0
0
1
1
0
1
0
1
0
0
1
0
1
Q2 1
0
1
0
0
1
1
1
0
1
0
0
1
1
1
0
0
0
R Q1
1 7402
2
S
7402
RESUMEN
Q(T)
1
0
PROHIBIDO
Q1 = Q(T) Q2 = /Q(T) Capitulo 5: Análisis y Diseño de Circuitos con Biestables
3
Biestable R-S (Puertas NOR) Tabla de Transición Símbolo S
R
1S
Q
1R
Q
R
S
Q(T+1)
0
0
Q(t)
0
1
1
1
0
0
1
1
*
Tabla de Excitación Q(T)
ANSI/IEEE 91-1984
Q(T+1)
R
0
0
X
0
0
1
0
1
1
0
1
0
1
1
0
X
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S
4
2
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Cronograma de evolución de un Biestable R-S
S
1S
Q
R t S t
R
1R
Q
Q t Q t
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
5
Biestable R-S con puertas NAND
R Q
1
S
Q
2
R
S
Q(T)
/Q(T)
Q(t+1)
/Q(¡(T+1)
0
0
0
1
1
1
0
0
1
0
1
1
0
1
0
1
0
1
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
0
1
0
1
1
1
1
0
1
0
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RESUMEN
PROHIBIDO
0
1
Q(T)
6
3
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Biestable R-S (Puertas NAND) Símbolo S
S
R
Tabla de Transición Q
R
R
S
Q(T+1)
0
0
*
0
1
0
1
0
1
1
1
Q(t)
Q
* = Estado Prohibido
ANSI/IEEE 91-1984
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7
Biestabla J-K Tabla de Transición
Símbolo J
K
J
Q
K
Q
J
K
Q(T+1)
0
0
Q(t)
0
1
0
1
0
1
1
1
/Q(t)
Tabla de Excitación Q(T)
ANSI/IEEE 91-1984
Q(T+1)
J
0
0
0
X
0
1
1
X
1
0
X
1
1
1
X
0
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K
8
4
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Biestable J-K con puertas lógicas
J 1
S Q
3 7400
K
2
7400
R
Q
4 7400
J
K
Q(T)
/Q(T)
Q(t+1)
/Q(¡(T+1)
0
0
0
1
0
1
0
0
1
0
1
0
0
1
0
1
0
1
0
1
1
0
0
1
1
0
0
1
1
0
1
0
1
0
1
0
1
1
0
1
1
0
1
1
1
0
0
1
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
RESUMEN
Q(T)
0
1
/Q(T)
9
Cronograma de evolución de un Biestable J-K
J J
J
Q
t K t
K
K
Q
Q t Q t
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10
5
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Biestable D puertas
R
1
Q
2 7402 7402
D
Q(T)
/Q(T)
Q(t+1)
/Q(¡(T+1)
0
0
1
0
1
0
1
0
0
1
1
0
1
1
0
1
1
0
1
0
Q
3
S
D
7402
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
11
Biestable R-S (Puertas NOR) Tabla de Transición
Símbolo D
1D
Q
Q
D
Q(T+1)
0
0
1
1
Tabla de Excitación Q(T)
ANSI/IEEE 91-1984
Q(T+1)
D
0
0
0
0
1
1
1
0
0
1
1
1
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12
6
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Cronograma de evolución de un Biestable R-S
D
1D
D
Q
t
Q
t
Q
Q
t
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
13
Biestable R-S Sincronizado por Nivel
R Q 7408
7402
CLK
Q S 7408 CIRCUITO DE SINCRONISMO
7402
R
S
CLK
Q(t+1)
/Q(¡(T+1)
X
X
0
Q(t+1)
/Q(t+1)
0
0
1
Q(t+1)
/Q(t+1)
0
1
1
1
0
1
0
1
0
1
1
1
1
Prohibido
BIESTABLE R–S ASÍNCRONO
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14
7
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Cronograma de evolución de un Biestable J-K Sincronizado por nivel
S t
S
1S
C
C1
R
1R
Q
R t CLK t
Q
Q t Q t
ANSI/IEEE 91-1984 Capitulo 5: Análisis y Diseño de Circuitos con Biestables
15
Biestable D Sincronizado por Nivel Alto
D
1
Tabla de Transición
S 3
Q
7400 7400
2 7404 CLK
R
4
Q
D
CLK
Q(t+1)
0
0
Q(t)
1
0
Q(t)
0
1
0
1
1
1
6
7400
7400
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16
8
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Circuito antirrebotes
VCC Falsos contactos aleatorios
R2 10 k +5 V
5V
Salida
2 0V
7400
A 2
Vout
Interruptor hacia la posición 1
B
1
R
Interruptor en reposo sobre la posición 2
Salida
1 R1 10 k
7400
VCC
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
17
Biestable J-K Master-Slave
J
K
S
R
MASTER
Q0
Q0
R S
S R
SLAVE
Q1
Q
Q1
Q
CLK
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18
9
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Diagrama de tiempos respecto a al señal de sincronismo Master-Slave Aislamiento entre el Master-Slave
Transferencia Master-Slave
Apertura del Master
Cierre del Master
2 50% 1
3 50% 4 tw
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
19
Cronograma de evolución de un Biestable J-K Master.Slave
CLK t J
1J
Q
J t
C
C1
K t
K
1K
Q
Q(t) t Q(t) t
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20
10
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Biestable J-K Master-Slave con entradas asíncronas de Reset y Clear PRESET (PR) SLAVE MASTER Q
J
CLK
K
Q
CLEAR (CLR)
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
21
Símbolo del Biestable J-K sincrono con entradas de Preset y Clear Símbolos Tabla de Transición CL
PR
J
K
Q(T+1)
0
1
X
X
0
1
0
X
X
1
1
1
0
0
Q(t)
1
1
0
1
0
1
1
1
0
1
1
1
/Q(t)
1
CL
J
CLK K
PR
Q
PRE
J
K
S
J
CLK
Q
C K
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
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Q
R CLR
Q
22
11
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Biestable D sincronizado por flanco de subida
1A
Tabla de Transición CLK
D
Q(T+1)
0
X
Q(t)
1
X
Q(t)
↑
0
0
↑
1
1
1B S
3A Q
CLK 2A Q R
3B
2B D
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
23
Cronograma de evolución de un Biestable D Sincronizado por flanco de subida Símbolo D
Q CLK
D
Q ANSI/IEEE 91-1973
D CLK
1D
CLK
1Q Q
C1
t
t
t
1Q ANSI/IEEE 91-1984 Capitulo 5: Análisis y Diseño de Circuitos con Biestables
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24
12
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Cronograma de evolución de un BiestableJ-K Sincronizado por flanco de bajada CL
J
Q
CLK K
CLK
Q
PR
t J t
PRE
K J CLK K
S
J
t
Q
Q t
C K
Q t
Q
R CLR
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
25
Parámetros de los biestables • • FLANCO ACTIVO
t clock
CLK
•
•
•
ENTRADA t set-up t hold
• SALIDA t pd
•
tclk: Duración mínima del impulso de reloj tset-up: Tiempo mínimo que debe de estar presente una entrada de excitación antes del flanco activo de reloj thold: Tiempo mínimo que debe permanecer una entrada de excitación después del flanco activo del reloj. tpd : Tiempo de retardo de propagación. Es el tiempo transcurrido entre el flanco activo de l reloj y la aparición de la señal de salida fmax: Frecuencia máxima. Es la máxima frecuencia que se puede aplicar a la entrada CLK de un biestable que asegure que éste se dispare. tw(L) : Tiempo mínimo que la señal de reloj (CLK) debe permanecer a nivel bajo antes de que pase a nivel alto. tw(H) : Tiempo mínimo que la señal de reloj (CLK) debe permanecer a nivel alto antes de que pase a nivel bajo.
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26
13
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Representación de los biestables como bloques funcinales
74L5112
ENTRADAS SÍNCRONAS
ENTRADAS ASÍNCRONAS
1 PRE PRE
1J 1 CLK
J
S
J
1K
Q
1 CLR CLK
1Q
1J C1 1K R
1Q
C
SALIDAS
2 PRE K
K
R
2Q
2J
Q
2 CLK
RELOJ
2K
CLR
Biestable genérico
S
2 CLR
2Q
Representación del biestable 74112
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
27
Transformación de un tipo de biestable en otro
J K
S
Q
Q(t )
R
Q
Q(t )
Circuito combinacional
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28
14
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Transformación de un biestable R-S en uno J-K JK Q(t)
00
01
0 1
11
10
1
1 X
X S = JQ(t)
J CLK
S
Q
Q
R
Q
Q
7408
K 7408
JK Q(t)
00
01
0
X
X
1
1
11
10
1
Implementación de un biestable J-K a partir de un biestable R-S
R = KQ(t)
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
29
Clasificación de los biestables por su forma de disparo
Asíncronos Biestables
Por nivel
Síncronos
Master-Slave Por flanco
Disparo por flanco de subida Disparo por flanco de bajada
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30
15
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Máquina de estados de Moore
Entrada Et It
Salida Circuito combinacional de entrada
It + 1
It
Elemento de memoria
Circuito combinacional de salida
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
St
31
Máquina de estados de Mealy
Entrada Et Salida It
Circuito combinacional de entrada
It + 1
Elemento de memoria
It
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Circuito combinacional de salida
St +1
32
16
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Divisor de frecuencia por 3. Modelo de Moore Diagrama de Tiempos
Diagrama de flujos X=0
Entrada
I1 / 0
I0
I1
I2
t
I0
Salida
t X=1
I0 / 1
I2 / 0
X=0
X=0
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
33
Divisor de frecuencia por 3. Modelo de Mealy Diagrama de flujos
Diagrama de Tiempos
X=0/S=0
I1
Entrada
I2
I0
I1
t
I2
Salida
I0
X=1/S=1
t
I2
X=0/S=0
X=0/S=0
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34
17
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Circuito del divisor de frecuencia por 3 con los modelos de Moore y Mealy
Salida de Mealy
J0 CLK
J1
Q0
X
K0
Q1
CLK
CLK Q0
K1
Q1 Salida de Moore
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
35
Circuito del divisor de frecuencia por 3 simplificado modelos de Moore y Mealy
S1 J0
Entrada X = CLK
Q0
J1
Q1 Salida de Mealy
1
K0
Q0
1
K1
Q1
Salida de Moore S2
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36
18
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Divisor de frecuencias por 3 con arranque asíncrono e iniciación en frió Arranque asíncrono
S1 J0
Entrada X = CLK
Q0
J1
Q1 Salida de Mealy
K0
1
CL
Q0
K1
1
CL
Q1 Salida de Moore S2
Inicialización
Iniciación en frío S1 J0
Entrada X = CLK + Vcc
Q0
J1
Q1 Salida de Mealy
K0
1
Q0
K1
1
Q1 Salida de Moore
10 k
S2 22 µF
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
37
Diseño de un dado electrónico Diagrama de Estados
X=0
I0 / 001
X=0 X=1
I1 / 010
X=0 X=1
I2 / 011
X=0 X=1
I3 / 100
X=0 X=1
I4 / 101
X=0 X=1
I5 / 110
X=1
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19
Capitulo 5: Análisis y Diseño de Circuitos con Biestables
Diseño de un dado electrónico
Circuito generador de impulsos
Máquina de Estados
Circuito de Visualización
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39
Circuito Dado Electrónico + Vcc = 5 V
10 k
a
b
c
22 µF
d
e
f
g
7448 BI/ RBO
1 2 4 8
RBI
LT 1
1 J2
PR Q 2(t)
CLK K2 7476
S2
J1
PR Q S1 1(t)
CLK CL
Q2(t) (1)
K1 7476
J0
S0 PR Q 0(t) + Vcc
CLK CL
Q1(t) (2)
K0
CL
7476
Impulsos de clock de 10 kHz
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Q0(t) (3)
10 k
40
20
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Diagrama de flujos de un circuito detector de error
X=0/S=1
0/
I0
X=1/S=0
I1
X=0/S=0
I2
X=0/S=0
I3
X=0/S=0
I4
= X=1/S=1
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