缺陷管理
通过电子束晶片检测实施蚀刻工艺监控 Luke Lin、Jia-Yun Chen 和 Wen-Yi Wong – Powerchip Semiconductor Mark McCord、Alex Tsai、Steven Oestreich、Indranil De、an Lauber 和 Andrew Kang – KLA-Tencor Corporation
使用电子束检测来确定触点蚀刻的缺陷率水平。蚀刻工艺窗口鉴定 (Etch-PWQ) 可以提供精确的成品率数据，帮助用 户将蚀刻工艺保持在工艺成品率窗口的中心，然后监控蚀刻工艺条件。
工艺窗口鉴定是一项使光刻工艺保持在工艺窗口的中心
比较。在加工结束时进行电气试验可以提供确认。但
的技术，常用光学和电子束晶片检测技术来实现。晶片
是，这种方法可能存在几个缺点。例如，无控制的变量
上不同芯片曝光时具有不同的聚焦和剂量参数。检测用
可能会增加数据的不确定性，特别是当用于确定最佳工
于确定具有不同曝光条件的芯片的缺陷，并采用专用软
艺设置的缺陷信号较弱时。这些变量可能包括前层工艺
件对结果进行分析。
的变化、光刻的变化、蚀刻工艺（或工具／室）的变
对于蚀刻加工，将工艺保持在工艺窗口的中心也是非常 关键的。例如，接触层上蚀刻不足可能会造成触点堵塞 或产生电阻，而蚀刻过量则可能引起晶体管上的源极、
化、检测工具稳定性的变化等。对于电子束检验，晶片 之间残余表面电荷或大气分子污染 (AMC) 的不同也会影 响检测结果。
漏极和／或栅极之间发生短路。传统上采用晶片分片来
为此，最好采用单晶片来确定最佳的蚀刻工艺条件。在
确定最佳的蚀刻工艺条件。通常使用两个或两个以上的
本研究中，我们开发了这样一种技术，并且已经利用该
晶片，每个晶片采用不同的蚀刻条件进行加工。这样就
技术成功地优化了蚀刻工艺条件。
可以采用光学或电子束检验方式对晶片整体缺陷率进行 实验方法
本研究中使用了三个设计规则为 0.11µm 的全流 DRAM Test 1 Test 2 Test 3
晶片。所有晶片都正常地加工到触点蚀刻步骤。在处于 晶体管触点蚀刻阶段的每个晶片上，各个芯片都接受 了公称的蚀刻工艺条件或者几种不同蚀刻条件之一， 如表 1 所示。芯片的布置便于采用一种自动晶片检测 工具对公称和试验芯片进行芯片与芯片的比较。试验芯
图 1：显示公称芯片和不同蚀刻工艺条件下芯片位置的晶片芯片布局图。
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蚀刻条件
气流
过度蚀刻时间
公称
20 sccm
69 秒
试验 1
21 sccm
55 秒
试验 2
19 sccm
69 秒
试验 3
19 sccm
75 秒
表 1：每个晶片上不同芯片所使用的蚀刻工艺条件汇总。
缺陷管理 按照蚀刻工艺步骤用 CD-SEM 检查晶片 1 的触点尺寸， Wafer preparation and photo exposure shot edit
然后继续进行正常加工直至电气试验。将晶片 2 从工艺流 中取出，先用 eS31 电子束检测工具进行检验，然后用 eS32
PR coating and etch Condition 1~N Shot exposure/development
电子束检验工具进行检验。触点蚀刻步骤之后，将晶片 3 保存起来，以备将来可能的研究之需，如 FIB 或 TEM。 Photo rework
Repeat 1~N
Overlay measurement in spec?
No Yes
Condition 1~N etch PR strip & wafer clean CD measurement
Scan by e-beam inspector
图 2：在单个晶片上利用多种蚀刻条件生成芯片的工艺流程图。
片栏两两交叉使用公称条件加工的芯片栏。这样，每个 试验芯片都可以与两个相邻的公称芯片进行比较。此 外，各种试验芯片分布在晶片上，使工艺信息能够与可 能存在的任何晶片级信息区别开来。公称和试验芯片的
使用一个 70 纳米像素来提高灵敏 度，以及预先充电步骤来提高对 比度，检测到的细微蚀刻不足缺 陷与蚀刻条件和后段位成品率结 果都是相关的。 结果
先在 eS31 电子束检测工具上使用 1000eV 的沉积能量、 212nA 的束电流和 100 纳米的像素尺寸对晶片 2 进行检 测。场条件的设置使得蚀刻不足的触点显得比较亮、正 常触点比较暗。检测没有发现蚀刻条件与芯片缺陷之间
晶片布局如图 1 所示。
有明显的关联。但是，对晶片 1 继续进行正常加工的后 为了在同一晶片的不同芯片上加工不同的蚀刻条件，采 用了多个光刻步骤。首先将公称芯片曝光和蚀刻，同时 用光刻胶基板对试验芯片加以保护。然后在试验芯片上 针对每一种不同的蚀刻工艺条件重复进行光刻和蚀刻工
段位故障测试显示成品率的损失与蚀刻工艺条件有关。 位成品率图如图 3 所示；斜线表明芯片的位成品率结果 较差。
艺步骤，同时用未曝光的光刻胶对公称芯片加以保护。
此时，使用具有较高灵敏度和较宽光学设置范围的 eS32
这样，各种工艺条件全部应用在同一晶片上。图 2 显示
再次对晶片进行检测。检测关注区域延伸到了阵列的最
了光刻和蚀刻加工步骤的流程图。
图 3：显示与蚀刻工艺芯片分片相关的后段位缺陷图以及在线缺陷检测图。
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边缘，这里是出现缺陷最多的地方。
图 4：显示缺陷率随着蚀刻工艺条件变化的蚀刻晶片缺陷检测图。
缺陷管理 ePM 是目前 KLA-Tencor 正在开发的一种新 eS32 算法， 可比标准电子束检测方法更快地找到超差晶片。这些图 像是在晶片选定数目（或全部）的芯片上相同的位置拍 摄的。然后会计算并绘制每个图像的平均灰度，这与平 均二级电子场相关。因为轻微的工艺变化可能会引起二 级场的显著变化，所以这一技术可用于建立有关蚀刻或 其他工艺步骤的公差限制。图 6 显示了晶片的 ePM 灰度 图，其中清晰地指出了公称与试验芯片之间的差别。图 7 显示了四种蚀刻工艺条件下在晶片 1 上测量的触点 CD 与 ePM 看到的平均灰度之间的比较。同样，两个测量值 之间也存在良好的相关性。正像预料的那样，蚀刻不足
图 5：显示许多蚀刻不足触点的 eS32 检测复查图像。
的状况造成了较亮的平均灰度，这是因为正常触点比周 围的氧化物暗。
2
结论
4
蚀刻工艺窗口鉴定 (Etch-PWQ) 经证明是一种有前途的技 术，可确定触点蚀刻的缺陷水平并提供准确的成品率数
6
据，以便使蚀刻工艺保持在工艺成品率窗口的中心。将
8
实验设计放在单个晶片上，可以避免因晶片工艺变化或 检测工具偏移而引起的不确定性。为了看到因边缘蚀刻
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工艺条件而产生的轻微蚀刻不足缺陷，需要使用预充电
12 2
4
6
8
10
12
步骤并选择光学条件来优化灵敏度。检测缺陷与电气位
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图 6：显示蚀刻工艺条件与图像灰度强度之间相关性的晶片灰度 ePM 图。
另外采取了一个特殊的预充电步骤，使晶片表面电压能 够提高缺陷触点的对比度。最后，检测像素尺寸缩小到 70 纳米，以便进一步提高灵敏度。此时可检测到细小的
场之间可以看到良好的相关性。最后，ePM 是 eS32 检测 工具上用于测量晶片二级成品率的一种电气工艺监控功 能，有望成为监控蚀刻工艺条件的工具。 致谢
蚀刻不足缺陷，这也与蚀刻条件和后段位成品率结果有
本文作者衷心感谢 Jason Lim 和 Kumar Raja 对本研究的
关。缺陷图如图 4 所示。经发现，晶片 2 上的检测缺陷
帮助和支持。
密度与晶片 1 上的电气位成品率之间存在良好的相关性。 图 5 显示了含有一些缺陷触点的检测工具的复查图像。 CD (nm) 0.195
Gray level CD (nm)
0.190
60
Gray level
70
0.185 80
0.180
90
0.175 0.170
100
0.165 110
0.160 0.155
120
nominal
test 1
test 2
test 3
nominal
test 1
test 2
test 3
图 7：不同蚀刻试验条件下 CD 测量值与平均图像灰度之间的比较。
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