ESCUELA POLITÉCNICA NACIONAL FACULTAD DE INGENIERÍA ELÉCTRICA Y ELECTRÓNICA LABORATORIO DE SISTEMAS DIGITALES
PREPARATORIO SISTEMAS DIGITALES
Práctica #: 11 Fecha de realización:
Tema: Aplicaciones de Contadores Binarios. 2015 / 07 / 16 / año mes día
Realizado por: Alumno(s) : Edison Saico Roberto Arroba Boris Escobar Gabriel Rodríguez
Grupo:
Gr7- 02,03
( Espacio Reservado ) Fecha de entrega: 2015 / 07 / 23 año mes día Sanción:
f. __________________________ Recibido por:
_____________________________________________________
Periodo:
2015-A
Preparatorio N°11 Tema: Aplicaciones de Contadores Binarios Objetivos:
Aplicar los conocimientos sobre contadores binarios, construyendo un calendario y digital, incluido un sistema de igualación y alarma.
1. En base al diagrama mostrado en la figura, diseñar un calendario y reloj digital. Para esto utilice los todos los circuitos integrados aprendidos en el transcurso del semestre y las compuertas lógicas que requiera.
DIAGRAMA DE BLOQUES
DISEÑO DEL CIRCUITO ANEXO
2. Consulte acerca de los circuitos eliminadores de rebotes básicos. Analice la utilidad de los mismos en este circuito e impleméntelo en su diseño. Circuito eliminador de rebote
Un problema que nos podemos encontrar en cualquier circuito electrónico son los rebotes que generan principalmente los interruptores y pulsadores al cambiar de un estado a otro. Lo que sucede es esto con los rebotes, al momento de cambiar de un estado a otro.
A diferencia de lo que puede parecer en principio los interruptores no producen un cambio limpio, cuando se accionan, detrás de cada pulsación o cambio de estado se producen una serie de oscilaciones rápidas denominadas rebotes que pueden afectar al correcto funcionamiento de nuestro circuito. Esto sé acentúa en circuitos donde los rebotes afectan a las entradas de un circuito integrado y que en ocasiones puede afectar al funcionamiento del mismo de manera crítica. En la siguiente figura, se aprecia lo expuesto.
En la figura, la señal de la derecha del interruptor, muestra lo que 'realmente' presenta el pulsador (I) a su salida, se puede apreciar que en realidad, se producen una serie de picos que el sistema interpretará como otras tantas señales individuales y esto, no es lo que deseamos. En la misma figura, se representa una caja con una entrada de Datos y una salida Q, la cual representa el circuito que evita los rebotes. A su derecha la señal (O), como se aprecia, en ella existe un primer estado bajo L (pulsador en reposo) - seguido de un estado alto H (pulsador activo) - para terminar con otro estado bajo L (pulsador en reposo), formando así el conjunto un pulso. Justo lo que deseábamos, un único pulso. Esquema de circuito eliminador de rebotes.
Bibliografía: Apuntes de clases con el Ing. Ramiro Morejón en Sistemas Digitales. Libro de Sistemas Digitales, Ing. Carlos Novillo M. http://unicrom.com/dig_FF_RS_nand.asp
QA QB QC QD QE QF QG
2 1
13 12 11 10 9 15 14
UMA UMB UMC UMD UME UMF UMG
USA USB USC USD USE USF USG
UMA UMB UMC UMD UME UMF UMG
13 12 11 10 9 15 14
UHA UHB UHC UHD UHE UHF UHG
14 1
2 3 6 7
14 1
2 3 6 7
14 1
CLK
2 3 6 7
DSA DSB DSC D2 DSD DSE LED-GREEN DSF DSG
CKA CKB
U3
R0(1) R0(2) R9(1) R9(2) 74LS90
U22
OR
U7 CKA CKB
R0(1) R0(2) R9(1) R9(2) 74LS90
U11 CKA CKB
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
12 9 8 11
12 9 8 11
12 9 8 11
USA USB USC USD USE USF USG
7 1 2 6 4 5 3
7 1 2 6 4 5 3
7 1 2 6 4 5 3
U4 A B C D BI/RBO RBI LT 74LS47
U8 A B C D BI/RBO RBI LT 74LS47
U12 A B C D BI/RBO RBI LT
QA QB QC QD QE QF QG
QA QB QC QD QE QF QG
QA QB QC QD QE QF QG
13 12 11 10 9 15 14
DHA DHB DHC DHD DHE DHF DHG
DMA DMB DMC DMD DME DMF DMG
13 DSA 12 DSB 11 DSC 10 DSD 9 DSE 15 DSF 14 DSG
13 12 11 10 9 15 14
R8 R7
R6 1k R5 1k 1k 1k
4 3 2 1
DSW2 5 6 7 8
7485
U16
7485
U14
DIPSW_4
ON
74LS47
A B C D BI/RBO RBI LT
U2
DMA DMB DMC D1 DMD DME LED-GREEN DMF DMG
7 1 2 6 4 5 3
U13:A
7408
5 4
13 12 11 10 9 15 14
Alh8 Alh7 Alh6 Alh5
OFF
U21
XOR 3
U6 QA QB QC QD QE QF QG
QA QB QC QD QE QF QG
DSW1
DIPSW_4
DIPSW_4
4 3 2 1
4 3 2 1
U15 7485
U18
AND
U17 7485
R10 R9
R4 1k R3 1k 1k 1k
R18 R17
R16 1k R15 1k 1k 1k
AND
U20
MINUTOS 5 6 7 8
U19
DSW4
AND
5 6 7 8
R3(1)
OFF
12 9 8 11
12 9 8 11 A B C D BI/RBO RBI LT
U13:B
74LS47
6
U10 7408 A B C D BI/RBO RBI LT
74LS47
5 6 7 8
R15(1)
ON
UHA UHB UHC UHD UHE UHF UHG
Q0 Q1 Q2 Q3
Q0 Q1 Q2 Q3
7 1 2 6 4 5 3
7 1 2 6 4 5 3
R0(1) R0(2) R9(1) R9(2) 74LS90
ON
U1 CKA CKB
R0(1) R0(2) R9(1) R9(2) 74LS90
U5 CKA CKB
12 9 8 11
74LS47
DSW3
DIPSW_4
OFF
DHA DHB DHC DHD DHE DHF DHG
14 1
2 3 6 7
14 1
R0(1) R0(2) R9(1) R9(2) 74LS90
U9 CKA CKB Q0 Q1 Q2 Q3
10 9
4 3 2 1
OFF
CLK
CLK
R1 4.7K 2 3 6 7
14 1
2 3 6 7
U13:C
7408
R14 R13
R5(1)
R12 1k R11 1k 1k 1k
HORAS
Alh4 Alh3 Alh2 Alh1
D C B A 4 3 2 1 14 11 9 15 13 12 10 5 6 7
QA>B QA=B QA<B
A>B A=B A<B B3 B2 B1 B0 A3 A2 A1 A0 Alh4 Alh3 Alh2 Alh1 Dh Ch Bh Ah 4 3 2 1 14 11 9 15 13 12 10 QA>B QA=B QA<B 5 6 7
4 3 2 1 14 11 9 15 13 12 10 QA>B QA=B QA<B 5 6 7
CLK A B C D Ah Bh Ch Dh
A>B A=B A<B B3 B2 B1 B0 A3 A2 A1 A0 Alh8 Alh7 Alh6 Alh5 4 3 2 1 14 11 9 15 13 12 10 A>B A=B A<B B3 B2 B1 B0 A3 A2 A1 A0 QA>B QA=B QA<B 5 6 7
R2 4.7K R0(1) R0(2) R9(1) R9(2) 74LS90
8
R11(1)
A>B A=B A<B B3 B2 B1 B0 A3 A2 A1 A0 ON
1
ANEXO Reloj Digital
BUZ1
BUZZER
?
Q15
Q14
Q13
Q12
U10 23 22 21 20
Q12 Q13 Q14 Q15
Q11 Q8 Q10 Q9 Q10 Q9 Q11 Q8
Q7
Q4 Q5 Q6 Q7
Q6 Q5 Q4
Q3
Q0
Q0 Q1 Q2 Q3
Q2
Q1
Calendario Digital
12
14 2 1 15
74LS10
U4:B 3 4 5
2X0 2X1 2X2 2X3
2Y
A B 1E 2E
74154
U3:B 6
8
12
12
3 2 6 7 13
74LS190
CLK E D/U PL
TC
U8
14 4 5 11
TC
Q0 Q1 Q2 Q3 RCO D0 D1 D2 D3 15 1 10 9
15 1 10 9
74LS190
CLK E D/U PL
9 10 11 3 4 5
U7
14 4 5 11
74LS11
Q0 Q1 Q2 Q3 RCO
74LS10
U11:B
74LS190
12
6
12
3 2 6 7 13
U3:C
U2
CLK E D/U PL
TC
Q0 Q1 Q2 Q3 RCO D0 D1 D2 D3 15 1 10 9
1 2 3 4 5 6 7 8 9 10 11 13 14 15 16 17
74LS10
14 4 5 11
TC CLK E D/U PL
14 4 5 11
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
E1 E2
3 4 5
U3:A
3 2 6 7 13
12
3 2 6 7 13 Q0 Q1 Q2 Q3 RCO D0 D1 D2 D3 15 1 10 9
A B C D
9
74LS153
74LS10
74LS190
18 19
74LS10 1 2 13
U1
7
D0 D1 D2 D3
A01 A11 A21 A31
A02 A12 A22 A32
6
1Y
B04 B14 B24 B34
10 11 12 13
U4:A 1 2 13
1X0 1X1 1X2 1X3
B03 B13 B23 B33
6 5 4 3
A14 A24 A34
A03 A13 A23 A33
U6
U1(CLK)
U11:A 13 2 1
12
R1 74LS11
4.7k
CONFIGURACION ALARMA
R2
8 7 6 5
5 6 7 8
4.7k
U13
7 6 5
7 6 5
U9:B
QA<B QA=B QA>B 7485
74LS08
R10 R9R4R3
1
4
3 2 74LS08 74LS08
U14
ON
A0 A1 A2 A3 B0 B1 B2 B3 A<B A=B A>B 7485
1k 1k 1k 1k
R15(1)
U12
QA<B QA=B QA>B
7 6 5
7 6 5
QA<B QA=B QA>B
A0 A1 A2 A3 B0 B1 B2 B3 A<B A=B A>B
10 12B03 13B13 15B23 9 B33 11 14 1 2 3 4
DSW3 DIPSW_4
ON
10 A01 12 A11 13 A21 15 A31 9 11 14 1 2 3 4
R15 R16 R17 R18
OFF
OFF
4 3 2 1
U15:A 3
2
DSW2 DIPSW_4
5
U9:A
DIPSW_4
1 2 3 4
5 6 7 8
R3(1)
DIAS
1k 1k 1k 1k
1
DSW4
1 2 3 4
10 12B04 13B14 15B24 9 B34 11 14 1 2 3 4
8 7 6 5
QA<B QA=B QA>B
7485
A0 A1 A2 A3 B0 B1 B2 B3 A<B A=B A>B
MESES
A0 A1 A2 A3 B0 B1 B2 B3 A<B A=B A>B
6
4 3 2 1
10 12 13 15 9 11 14 1 2 3 4
ON
ON
A02 A12 A22 A32
?
U5
DIPSW_4
OFF
OFF
DSW1
7485
R8R7R6R5
R11 R12 R13 R14
1k 1k 1k 1k
1k 1k 1k 1k
R5(1) R11(1)